「PLL」に関連した英語例文の一覧と使い方(15ページ目) - Weblio英語例文検索

The PLL external control interface 63 is connected to a variable oscillation circuit 71.例文帳に追加

ＰＬＬ外部制御インタフェース６３には、可変発振回路７１が接続される。 - 特許庁

To provide a PLL that has a comparatively small circuit scale and facilitates noise reduction control.例文帳に追加

比較的回路規模の小さいノイズリダクション制御が容易なＰＬＬを提供する。 - 特許庁

To remove distortion depending on jitter or the responsiveness of PLL on a radio transmission line.例文帳に追加

無線伝送路でのジッタやＰＬＬの応答性に依存する歪を除去する。 - 特許庁

PLL CONTROL CIRCUIT FOR OPTICAL DISK DEVICE, AND PROGRAM FOR CONTROLLING THE OPTICAL DISK DEVICE例文帳に追加

光ディスク装置のＰＬＬ制御回路、光ディスク装置を制御するためのプログラム - 特許庁

A PLL circuit 100, a frequency-dividing circuit 200, and a selecting circuit 300 are provided.例文帳に追加

ＰＬＬ回路１００と、分周回路２００と、選択回路３００とを備える。 - 特許庁

To provide a PLL circuit which operates at a stable and optimal phase noise level.例文帳に追加

安定かつ最適な位相雑音レベルで動作するＰＬＬ回路を提供する。 - 特許庁

VOLTAGE-CONTROLLED OSCILLATOR, AND PLL CIRCUIT AND WIRELESS COMMUNICATIONS APPARATUS USING THE SAME例文帳に追加

電圧制御発振器、ならびにそれを用いたＰＬＬ回路および無線通信機器 - 特許庁

In an initial state of an amplifier, a VCO and a PLL processing section, power is set off (S301).例文帳に追加

アンプ，ＶＣＯ，ＰＬＬ処理部の初期状態は、電源オフである（Ｓ３０１）。 - 特許庁

The digital PLL has a digital frequency synthesizer and a digital phase detector.例文帳に追加

該デジタルＰＬＬはデジタル周波数合成器とデジタル位相検知器とを有している。 - 特許庁

A PLL 212 is equipped with a phase detector 202 and a charge pump 210 or 212.例文帳に追加

PLL２１２は、位相検出器２０２およびチャージ・ポンプ２１０または２１２を備える。 - 特許庁

The phase error signal is converted into an analog signal and supplied to a PLL.例文帳に追加

位相エラー信号は、アナログ信号に変換されてＰＬＬループに供給される。 - 特許庁

To shorten a lockup time while suppressing reduction in oscillation accuracy of a PLL circuit.例文帳に追加

ＰＬＬ回路の発振精度の低下を抑制しつつ、ロックアップタイムを短縮する。 - 特許庁

Next, the switch 4 is to a (b) side, thereby separating a VCO 5 from a PLL.例文帳に追加

次に、スイッチ４をｂ側に倒すことにより、ＰＬＬからＶＣＯ５を切り離す。 - 特許庁

To provide leakage current compensation of a PLL and the same kind of a loop filter capacitor.例文帳に追加

ＰＬＬその他同種類のループ・フィルタ・コンデンサの漏れ電流補償の提供。 - 特許庁

DEVICE FOR SUPPRESSING ARRIVAL OF INCOMING CALL TO PORTABLE PHONE ADOPTING BOTH OPEN LOOP SYSTEM AND PLL SYSTEM例文帳に追加

オープンループ方式及びＰＬＬ方式併用携帯電話着信抑止装置 - 特許庁

The RF quality signal RQ becomes H when the PLL is locked, or becomes L when unlocked, approximately.例文帳に追加

ＲＦ品質信号RQは、概ねＰＬＬがロック時はＨ、アンロック時はＬとなる。 - 特許庁

A frequency shift modulating circuit 100 is equipped with a DDS(direct digital synthesizer) 1 and a PLL 2.例文帳に追加

周波数偏位変調回路１００は、ＤＤＳ１と、ＰＬＬ２とを備える。 - 特許庁

At this time, the change condition under which PLL lock is not released is read from a reference table.例文帳に追加

このとき，ＰＬＬロックが外れない変更条件を参照表から読み出す。 - 特許庁

This device comprises a synchronizing signal generating circuit 8, a PLL 90, and a protecting circuit 100.例文帳に追加

同期信号生成回路８は、ＰＬＬ９０と、保護回路１００とからなる。 - 特許庁

To provide a PLL circuit which has a wide pull-in range and is suitable for high-speed operation.例文帳に追加

広いプルインレンジを持ちかつ高速動作に適したＰＬＬ回路を実現する。 - 特許庁

The 2nd PLL is phase-locked with an output of a comparison signal from the mixer.例文帳に追加

第２のＰＬＬは、混合器から比較信号への出力に位相同期している。 - 特許庁

To reduce power consumption of a PLL, to reduce a circuit scale and to reduce difficulty of design.例文帳に追加

ＰＬＬの低消費電力化、回路規模の低減、設計の困難性の低減。 - 特許庁

To provide a PLL frequency synthesizer having enhanced phase noise characteristics.例文帳に追加

改善された位相雑音特性を有するＰＬＬ周波数シンセサイザを提供する。 - 特許庁

To provide a PLL (Phase-Locked Loop) circuit where low power consumption and miniaturization are both achieved.例文帳に追加

低消費電力化と小型化とが両立されたＰＬＬ回路を提供する。 - 特許庁

The PLL circuit 17 sets the center frequency at the estimated channel frequency f_det_T.例文帳に追加

ＰＬＬ回路１７は、中心周波数を、推定チャネル周波数ｆ_det_Tに設定する。 - 特許庁

VOLTAGE CONTROLLED OSCILLATOR, PLL CIRCUIT, COMMUNICATION EQUIPMENT AND VOLTAGE CONTROLLED OSCILLATING METHOD例文帳に追加

電圧制御発振器、ＰＬＬ回路、通信機器、および電圧制御発振方法。 - 特許庁

VOLTAGE CONTROLLED OSCILLATOR, AND PLL CIRCUIT AND RADIO COMMUNICATION APPARATUS USING THE SAME例文帳に追加

電圧制御発振器、並びにそれを用いたＰＬＬ回路及び無線通信機器 - 特許庁

PLL FREQUENCY SYNTHESIZER, INTEGRATED CIRCUIT AND COMMUNICATION APPARATUS USING THE SAME例文帳に追加

ＰＬＬ周波数シンセサイザおよびこれを用いた集積回路ならびに通信装置 - 特許庁

FREQUENCY DIVIDER CIRCUIT, AND PLL CIRCUIT AND SEMICONDUCTOR INTEGRATED CIRCUIT HAVING THE SAME例文帳に追加

分周回路およびそれを備えたＰＬＬ回路並びに半導体集積回路 - 特許庁

SIGNAL GENERATOR CIRCUIT, TIMING RECOVERY PLL, SIGNAL GENERATION SYSTEM AND SIGNAL GENERATING METHOD例文帳に追加

信号生成回路、タイミングリカバリＰＬＬ，信号生成システム及び信号生成方法 - 特許庁

VOLTAGE-CONTROLLED OSCILLATOR, AND PLL CIRCUIT AND FREQUENCY MODULATOR USING SAME例文帳に追加

電圧制御発振器及びそれを用いたＰＬＬ回路並びに周波数変調器 - 特許庁

DIGITAL PLL CIRCUIT, INFORMATION PLAYBACK SYSTEM, DISC PLAYBACK SYSTEM AND SIGNAL PROCESSING METHOD例文帳に追加

デジタルＰＬＬ回路、情報再生装置、ディスク再生装置および信号処理方法 - 特許庁

VOLTAGE CONTROLLED OSCILLATOR AND PLL FREQUENCY SYNTHESIZER MODULATION CIRCUIT USING SAME例文帳に追加

電圧制御発振器およびこれを用いたＰＬＬ周波数シンセサイザ変調回路 - 特許庁

To maintain fixed PLL characteristics in a PLL circuit requiring a wide frequency range, and to simplify a configuration for maintaining fixed characteristics.例文帳に追加

広い周波数範囲が必要とされるＰＬＬ回路において、そのＰＬＬ特性を一定に保つことができるようにするとともに、そのための構成を簡単化する。 - 特許庁

The 1/N counter 2 frequency-divides the received clock CK on the basis of a frequency division ratio set to its inside and outputs the result of frequency division to a PLL oscillator 3 as a frequency division clock CKn.例文帳に追加

1/Nカウンタ2は、入力されるクロックCKを内部に設定されている分周比に基づき分周し、分周結果を分周クロックCKnとしてPLL発振器3へ出力する。 - 特許庁

To provide a low-cost and stable PLL circuit with optimized C/N property at the time of lock, optimized lock-up time until the lock of the PLL circuit, and the like for all bands.例文帳に追加

全てのバンドにおいて、ＰＬＬ回路のロック時のＣ／Ｎ特性やロックするまでのロックアップタイム等が最適に設定された安価で安定なＰＬＬ回路を提供する。 - 特許庁

The PLL synthesizer 2 is provided with a reference signal amplifier 13 for amplifying a reference signal, a reference signal frequency divider 14 for dividing the frequency of an amplified signal, and a PLL circuit.例文帳に追加

このＰＬＬシンセサイザ２は、基準信号を増幅する基準信号増幅器１３と、増幅信号を分周する基準信号分周器１４と、ＰＬＬ回路を備える。 - 特許庁

When the CPU 2 is input the interruption notification, the CPU 2 inputs an instruction to decrease a progressive multiplication rate into the PLL circuit 1 and the progressive multiplication rate of the PLL circuit 1 is decreased.例文帳に追加

ＣＰＵ２は割り込み通知が入力されると、ＰＬＬ回路１に対し逓倍率を低下させる指示を入力してＰＬＬ回路１の逓倍率を低下させる。 - 特許庁

To allow clock synchronization by an optical phase modulation signal even without using an optical PLL and to receive both optical modulation systems of intensity modulation and coherent communication.例文帳に追加

光PLLを用いなくてもよく、光位相変調信号によりクロック同期可能とし、強度変調とコヒーレント通信の両方の光変調方式を受信可能にする。 - 特許庁

To provide a USB host controller for achieving the power saving of a PLL circuit at a USB host controller side not only in a standby state for connection of a USB device but also in another state.例文帳に追加

USBデバイスの接続を待っている状態だけでなく、他の状態においてもUSBホストコントローラ側のPLL回路の省電力を実現できるUSBホストコントローラを提供する。 - 特許庁

To provide data transfer that does not insert weight until the lock of a PLL though a high-speed clock requiring PLL synchronization is used for this invented serial boot system.例文帳に追加

本発明のシリアルブート方式はＰＬＬ同期が必要な高速クロックを使用するが、その際ＰＬＬがロックするまでウエイトを挿入することないデータ転送を提供する。 - 特許庁

To reduce the load of a phase locked loop PLL circuit included in a data clock generator, to reduce jitters in a generated data clock, and to secure the lock range of the PLL circuit.例文帳に追加

データクロック生成装置に含まれるＰＬＬ回路の負荷を低減させ、生成されるデータクロック中のジッタを低減し、ＰＬＬ回路のロックレンジの確保を可能にする。 - 特許庁

To provide a semiconductor chip, that has a PLL circuit with improved yield that can relieve the semiconductor chip, even when a defect is generated in the PLL circuit, and to provide its manufacturing method.例文帳に追加

ＰＬＬ回路に不良が発生しても半導体チップを救済でき、歩留まりを向上できるＰＬＬ回路を有する半導体チップおよびその製造方法を得る。 - 特許庁

A processing part uses each stored value N directly related to accumulation distribution of jitter found with the PLL clock signal to calculate error of the PLL clock signal.例文帳に追加

処理部は、ＰＬＬクロック信号において発見されたジッタの累積分布に直接関係する各記憶値Ｎを用いて、ＰＬＬクロック信号の誤差を計算する。 - 特許庁

The phase of the segment period PLL clock is controlled by controlling the frequency division ratio, according to the phase difference between a sync pattern detection signal and the segment period PLL clock.例文帳に追加

この際、シンクパターン検出信号とセグメント周期ＰＬＬクロックとの位相差に応じて分周比を制御することでセグメント周期ＰＬＬクロックの位相を制御する。 - 特許庁