「PLL」に関連した英語例文の一覧と使い方(17ページ目) - Weblio英語例文検索

The present invention includes a PLL circuit and an oscillator circuit, where a switch for switching an output between a signal from the PLL circuit and a signal from the oscillator circuit is provided to switch from a connection to the PLL circuit to a connection to the oscillator circuit in a case where there is no received signal.例文帳に追加

ＰＬＬ回路と、発振回路とを有し、ＰＬＬ回路からの信号と、発振回路からの信号との出力を切り替えるためのスイッチが設け、受信信号が無い場合にＰＬＬ回路との接続を発振回路との接続に切り替える。 - 特許庁

To provide a method and device for obtaining radiation-hardened phase locked loop (PLL).例文帳に追加

耐放射線型位相ロック・ループ（ＰＬＬ）を実現するための方法および装置を提供する。 - 特許庁

To provide a radio communication receiver of low power consumption requiring no PLL circuit.例文帳に追加

ＰＬＬ回路を必要としない低消費電力の無線通信受信機を提供する。 - 特許庁

To provide a PLL circuit capable of enlarging oscillation range and reducing jitter.例文帳に追加

発振レンジを広範囲にし、且つ、ジッタを軽減させ得るＰＬＬ回路を提供すること。 - 特許庁

To provide a PLL circuit with a short lockup time that outputs no error signal.例文帳に追加

ロックアップ時間が短い、かつ誤差信号を出力しないＰＬＬ回路を提供する。 - 特許庁

To provide a wobble error detecting and correcting apparatus, and a PLL circuit using the wobble error detecting and correcting apparatus.例文帳に追加

ウォッブルエラー検出及び訂正装置とそれを利用したＰＬＬ回路を提供する。 - 特許庁

PLL CIRCUIT FOR OPTICAL DISK REPRODUCING DEVICE AND METHOD FOR CONTINUOUSLY INCREASING ITS OPEN LOOP GAIN例文帳に追加

光ディスク再生装置用ＰＬＬ回路及びそのオープンループゲインの連続的増加方法 - 特許庁

To stably check a PLL circuit without being affected by any noise caused by a measuring equipment.例文帳に追加

測定器によるノイズの影響を受けることなく安定してＰＬＬ回路を検査する。 - 特許庁

The PLL circuit 30 operates taking the reference frequency signal SG as a reference signal.例文帳に追加

ＰＬＬ回路３０は、基準周波数信号ＳＧを基準信号として動作する。 - 特許庁

To reduce electromagnetic radiation noise in a PLL circuit while suppressing an increase in circuit scale.例文帳に追加

回路規模の増大を抑制しつつ、ＰＬＬ回路の電磁輻射ノイズを低減させる。 - 特許庁

A phase comparator 2 at the PLL circuit includes a counter 16 and a time digital converter 13.例文帳に追加

ＰＬＬ回路の位相比較器２は、カウンタ１６と時間デジタル変換器１３とを含む。 - 特許庁

To manufacture a PLL circuit with proper examination step flow and a minimum examination time.例文帳に追加

適正な検査工程フローおよび最小の検査時間でＰＬＬ回路を製造する。 - 特許庁

To provide a PLL circuit capable of changing a VCO gain, thereby making a loop gain variable.例文帳に追加

ＶＣＯゲインを変化させて、ループゲインを可変可能にするＰＬＬ回路を提供すること。 - 特許庁

The PLL circuit is realized with the phase comparator circuit 20, an LPF 30, and a VCO 40.例文帳に追加

この位相比較回路２０と、ＬＰＦ３０と、ＶＣＯ４０とでＰＬＬを実現する。 - 特許庁

To prevent the pseudo-lock of a timing recovery PLL.例文帳に追加

タイミングリカバリＰＬＬの疑似ロックを防ぐことのできる信号処理回路を提供すること。 - 特許庁

DELAY CIRCUIT, SEMICONDUCTOR INTEGRATED CIRCUIT, PHASE REGULATION CIRCUIT, DLL CIRCUIT AND PLL CIRCUIT例文帳に追加

遅延回路、半導体集積回路、位相調整回路、ＤＬＬ回路およびＰＬＬ回路 - 特許庁

A PLL circuit 1 generates clocks PLLCLK1-PLLCLK5 different in phase.例文帳に追加

ＰＬＬ回路１は、位相の異なるクロックＰＬＬＣＬＫ１〜ＰＬＬＣＬＫ５を生成する。 - 特許庁

Thus, the operation state of the PLL frequency synthesizer is accurately determined.例文帳に追加

したがって、ＰＬＬ周波数シンセサイザの動作状態を正確に判定することができる。 - 特許庁

A/D CONVERTER, DIGITAL PLL CIRCUIT USING SAME AND INFORMATION RECORDING APPARATUS USING SAME例文帳に追加

Ａ／Ｄ変換器、これを用いたデジタルＰＬＬ回路およびこれを用いた情報記録装置 - 特許庁

CIRCUIT CONFIGURATION FOR COMPENSATION OF LEAKAGE CURRENTS IN VOLTAGE-CONTROLLED OSCILLATOR OF PLL CIRCUIT例文帳に追加

ＰＬＬ回路の電圧制御発振器における漏洩電流を補償する回路構成 - 特許庁

To provide a technology to reduce power consumption in a PLL changeover mode.例文帳に追加

ＰＬＬ切り換えモードにおける消費電力の低減を図るための技術を提供する。 - 特許庁

PHASE DIFFERENCE DETECTION CIRCUIT, PLL CIRCUIT, PHASE DIFFERENCE DETECTING METHOD AND PHASE DIFFERENCE DETECTION PROGRAM例文帳に追加

位相差検出回路、ＰＬＬ回路、位相差検出方法及び位相差検出プログラム - 特許庁

CLOCK SIGNAL REPRODUCING PLL CIRCUIT AND RECORDED INFORMATION REPRODUCING APPARATUS HAVING THE SAME例文帳に追加

クロック信号再生ＰＬＬ回路及び同ＰＬＬ回路を有する記録情報再生装置 - 特許庁

SPREAD SPECTRUM FREQUENCY MODULATION OF ANALOG CONFIGURATIONS IN PROGRAMMABLE PHASE-LOCKED LOOP (PLL)例文帳に追加

プログラム可能な位相ロックループ（ＰＬＬ）におけるアナログ構成の拡散スペクトル周波数変調 - 特許庁

To shorten time until a PLL circuit 10 of an unlock state becomes a lock state.例文帳に追加

アンロック状態のＰＬＬ回路１０がロック状態になるまでの時間を短縮する。 - 特許庁

A phase-locked loop (PLL) circuit is described as an application of the TCR circuit.例文帳に追加

位相ロックループ（ＰＬＬ）回路については、ＴＣＲ回路の応用例として記載される。 - 特許庁

DELTA-SIGMA MODULATION TYPE FRACTIONAL FREQUENCY DIVISION PLL FREQUENCY SYNTHESIZER, AND RADIO COMMUNICATION APPARATUS例文帳に追加

デルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザ、及び、無線通信装置 - 特許庁

To provide a wide-band modulation PLL with proper modulation accuracy, at a low cost.例文帳に追加

良好な変調精度を有する広帯域変調ＰＬＬを、低コストで提供すること。 - 特許庁

In addition, a link controller 51 stops the operation of a PLL circuit 55 in the L1 state.例文帳に追加

また、リンクコントローラ５１は、Ｌ１ステートにおいてＰＬＬ回路５５の動作を停止する。 - 特許庁

A PLL (phase-locked loop) circuit 10 generates a sine wave signal synchronized with an input signal.例文帳に追加

ＰＬＬ回路１０は、入力信号に同期した正弦波信号を生成する。 - 特許庁

To provide a PLL circuit and oscillator device, for stably generating a clock signal.例文帳に追加

クロック信号を安定的に生成するＰＬＬ回路及び発振装置を提供すること。 - 特許庁

The shift within one bit is regulated by a delay controller 20 in a prestage of a PLL.例文帳に追加

また、ＰＬＬの前段のディレイ制御器２０により、１ビット以内のずれを調整する。 - 特許庁

The tuner section A is provided with a PLL circuit 5 incorporating the analog/digital converter 13.例文帳に追加

チューナ部Ａには、ＡＤコンバータ１３を内蔵したＰＬＬ回路５が配備されている。 - 特許庁

To reduce phase jitter of a hybrid control type PLL circuit in a steady state.例文帳に追加

ハイブリッド制御方式ＰＬＬ回路の定常状態における位相ジッタを低減する。 - 特許庁

This PLL circuit 10 comprises a first loop 50 including a structure of a general PLL circuit, and a second loop 52 for reducing a complementary sensitivity function.例文帳に追加

本発明のＰＬＬ回路１０は、一般的なＰＬＬ回路の構成を備えた第１ループ５０と、相補感度関数を低減するための第２ループ５２とを備えて構成されている。 - 特許庁

To provide a clock fault monitoring system capable of discriminating the reliability of data processed after a PLL circuit reaches an unlock state until the unlock state of the PLL circuit is detected.例文帳に追加

ＰＬＬ回路がアンロック状態となってからＰＬＬ回路がアンロック状態となったこをが検出されるまでの間に処理されたデータの信頼性を判定できるようにする。 - 特許庁

To provide a PLL circuit, capable of markedly expanding frequency pulling/locking range in the PLL circuit for generating a frequency N.fin which is N times as high as an input frequency fin.例文帳に追加

入力周波数ｆ_inのＮ倍の周波数Ｎ・ｆ_inを発生するＰＬＬ回路において、周波数の引き込み／ロック範囲を飛躍的に拡大できるＰＬＬ回路を提供すること。 - 特許庁

To provide a phase locked loop(PLL) circuit that further decreases the sensitivity of a voltage controlled oscillator whose oscillated frequency output is controlled in the PLL circuit to obtain the oscillated output with high signal purity and less phase noise.例文帳に追加

ＰＬＬ回路で制御する電圧制御発振回路感度を更に小さくして、位相ノイズの少ない信号純度の高い、発振出力を得ることができるＰＬＬ回路をえる。 - 特許庁

This PLL circuit has a phase comparator 3 for comparing an inputted time stamp with a frequency division value of a reproduced clock, an up/down counter 5, an adder 6 for feedbacking an output and an analog PLL 7.例文帳に追加

入力されるタイムスタンプと再生クロックの分周値を比較する位相比較器３と、アップダウンカウンタ５と、出力をフィードバックした加算器６と、アナログＰＬＬ７を有する。 - 特許庁

To provide a PLL circuit and the control method of the PLL circuit for reducing the frequency error of an output signal for a reference signal and outputting small spurious output signal.例文帳に追加

基準信号に対する出力信号の周波数誤差を低減し、かつスプリアスの少ない出力信号を出力するＰＬＬ回路、及びＰＬＬ回路の制御方法を提供する。 - 特許庁

When occurrence of a read-error, PLL parameters of a PLL circuit 105 included in a read-channel are changed, and a disk drive provided with a CPU 13 performing retry operation is disclosed.例文帳に追加

リードエラーの発生時に、リードチャネルに含まれるＰＬＬ回路１０５のＰＬＬパラメータを変更して、リトライ動作を実行するＣＰＵ１３を備えたディスクドライブが開示されている。 - 特許庁

To provide a mode switching method of a PLL circuit with a high- speed mode and a normal mode which realizes high-speed lockup and to provide a mode control circuit for the PLL circuit.例文帳に追加

高速モードと通常モードとを備えたＰＬＬ回路において、高速ロックアップを可能とするＰＬＬ回路のモード切替方法及びＰＬＬ回路のモード制御回路を提供すること。 - 特許庁

To provide a transmitting circuit capable of attaining stable switching, without causing out of synchronism of a PLL, even when the PLL of a polar-loop type is used, and to provide a transmitter that employs the transmitting circuit.例文帳に追加

ポーラループ型ＰＬＬを用いた場合にも、ＰＬＬの同期がはずれることなく、安定した切り替えを行うことができる送信回路、およびそれを用いた送信機を提供する。 - 特許庁

To provide an EMI reducing PLL which can freely control a modulation frequency and a modulation rate although the PLL is not sensitive to the manufacturing process and has low power consumption and small layout area.例文帳に追加

製造プロセスに敏感でなく、低消費電力、小レイアウト面積でありながらも変調周波数及び変調率を自由に制御できるＥＭＩ低減ＰＬＬを提供する。 - 特許庁

The comparator 9 gives the result of comparison to a digital filter 2 for PLL operations, and a pulse width control register 3a holds the duty of a PWM signal when the PLL circuit is locked.例文帳に追加

その比較結果をデジタルフィルタ２に入力してＰＬＬ動作させ、当該ＰＬＬ回路がロックした状態でのＰＷＭ信号のデューティをパルス幅制御レジスタ３ａに保持させておく。 - 特許庁