「PLL」に関連した英語例文の一覧と使い方(24ページ目) - Weblio英語例文検索

The sampling clock is generated by a phase locked loop or PLL 5 integrally multiplying an given frequency.例文帳に追加

与えられた周波数を整数倍する位相同期ループ又はＰＬＬ（５）によって標本化クロック発生される。 - 特許庁

One PLL synthesizer SS shares functions of a RF frequency band PLL and an IF frequency band PLL among three oscillators for TX, RF, and IF frequency bands having been required for mobile communication units of prior arts, and the required number of the oscillators monopolizing a large area in a chip is decreased to reduce the number of the components.例文帳に追加

従来の移動体通信機で必要とされていたＴＸ，ＲＦ，ＩＦ周波数帯の３つの発振器のうちＲＦ周波数帯ＰＬＬと、ＩＦ周波数帯ＰＬＬとを１つのＰＬＬシンセサイザＳＳで兼用し、チップ内で大きな面積を専有する必要な発振器の個数を低減して部品点数を削減する。 - 特許庁

To provide a receiver for a WCDMA wireless base station apparatus using a PLL module IC, which uses a conventional SIR measuring function to select an Icp setting value for canceling a loop gain variation caused by a modulation sensitivity of the PLL module IC so as to enable always stable PLL operation, and results in a high grade of receiving characteristics.例文帳に追加

ＰＬＬモジュールＩＣを用いたＷＣＤＭＡ無線基地局装置の受信機において、従来から存在するＳＩＲ測定機能を利用して、ＰＬＬモジュールＩＣの変調感度によるループゲイン変動を打ち消すようなＩｃｐ設定値を選択して常に安定したＰＬＬ動作を可能にし、高品質な受信特性を提供することである。 - 特許庁

The level of the phase error signal SE is compared with two threshold VRL and VRH, and when and phase error signal SE is middle between VRL and VRH, it is discriminated that the PLL circuit is in the lock state but otherwise, it is discriminated that the PLL circuit is out of lock state, so that an accurate and stable PLL lock discriminating signal SK can be outputted.例文帳に追加

位相誤差信号Ｓ_E のレベルを二つの閾値ＶＲＬ及びＶＲＨと比較し、位相誤差信号Ｓ_E がＶＲＬとＶＲＨの中間にあるとき、ＰＬＬ回路がロック状態にあると判断し、それ以外のときＰＬＬ回路がロック状態から外れていると判断するので、正確かつ安定したＰＬＬロック判別信号Ｓ_K を出力できる。 - 特許庁

A power supply voltage applied to the VCO 111 in the slot first period is made lower than a power supply voltage, applied to the VCO 112 in a PLL 121 lock period for the preceding PLL lock, and a power supply voltage applied to the VOC 112 in the preceding PLL 122 lock period is also made lower than the power supply voltage applied to the VCO 111 in the slot second period.例文帳に追加

スロット１期間にＶＣＯ１１１にかける電源電圧より、その直前のＰＬＬロックのためのＰＬＬ１２１ロック期間にＶＣＯ１１１にかける電源電圧を低くし、また、スロット２期間にＶＣＯ１１２に与える電源電圧より、その直前のＰＬＬ１２２ロック期間においてＶＣＯ１１２に与える電源電圧を低くする。 - 特許庁

In a spare-side reference frequency generator 52, a 1 Hz signal output from a PLL circuit 22a of the current-side reference frequency generator 51 is supplied to a PLL circuit 22b via a first transmission path.例文帳に追加

予備側の基準周波数発生装置５２においては、現用側の基準周波数発生装置５１のＰＬＬ回路２２ａから出力された１Ｈｚの信号が、第１伝送経路を経由してＰＬＬ回路２２ｂに供給される。 - 特許庁

To provide a PLL synthesizer that can not only obtain excellent characteristics while noise from a PLL-IC side hardly enters a VCO, but also suppress an increase in current consumption due to a temperature rise.例文帳に追加

ＰＬＬ−ＩＣ側からのノイズのＶＣＯへの侵入が生じ難く、良好な特性を得ることができるだけでなく、温度上昇に伴う消費電流の増大を抑制することが可能とされているＰＬＬシンセサイザーを提供する。 - 特許庁

The PLL circuit 10 includes frequency dividers 11, 16, and 17 for determining the output signal frequency of the PLL circuit 10 and is configured that frequency division ratios of the frequency dividers can be changed by the control of the frequency division ratio setting circuit 40.例文帳に追加

ＰＬＬ回路１０は、ＰＬＬ回路１０の出力信号周波数を定める分周器１１、１６、１７を備え、分周器の分周比を分周比設定回路４０の制御によって変更可能となるように構成する。 - 特許庁

A frequency dividing ratio is determined based on the audio information by the frequency divider 120, and a PLL clock signal outputted from an analog PLL circuit 130 is frequency-divided in the frequency dividing ratio and outputted as a comparative clock signal.例文帳に追加

分周器１２０により前記音声情報に基づいて分数比が決定され、アナログＰＬＬ回路１３０が出力するＰＬＬクロック信号が前記分周比で分周されて、比較クロック信号として出力される。 - 特許庁

The PLL loop circuit is so constituted that the phase of an open loop transfer function ranges between -140° and -130° at a gain crossing frequency, when the charge pump output current to the PLL-IC is switched.例文帳に追加

そして、ＰＬＬ−ＩＣのチャージポンプ出力電流が切換られた時に、開ループ伝達関数の位相特性が、ゲイン交差周波数において−１４０°〜−１３０°の範囲に入るようにＰＬＬループ回路が構成されている。 - 特許庁

When the PLL is locked and a lock detect signal of an "H" level is output from the PLL synthesizer 7 and input to an inverter 12, an output of an inverter 14 becomes the "H" level and supplied to a reception circuit 3, so that this circuit starts to operate.例文帳に追加

ＰＬＬがロックしてＰＬＬシンセサイザ７から”Ｈ”レベルのロックディテクト信号が出力され、インバータ12に入力されると、インバータ14の出力が”Ｈ”レベルとなり、受信回路３に供給されるので、この回路が動作を開始する。 - 特許庁

Further, each of the delay circuits is composed of a delay line 2 to which a plurality of delay elements are connected, and a PLL circuit 3, a VCO 3 and the delay line 2 in the PLL circuit are composed of the same delay element, and the same control voltage is supplied.例文帳に追加

さらに各遅延回路を、複数の遅延素子を接続したディレイライン２とＰＬＬ回路３で構成し、ＰＬＬ回路中のＶＣＯ３とディレイライン２とを同一の遅延素子で構成し、同一の制御電圧を供給する。 - 特許庁

With the provision of a first switch for power control to a major portion of the PLL oscillator circuit, and a second switch circuit being inserted in between a phase comparator and a low-pass filter, PLL synchronization is promoted by controlling these switches.例文帳に追加

ＰＬＬ発振回路の要部への電源制御用第一のスイッチと、位相比較器と低域フィルタとの間に挿入した第二のスイッチ回路とを備え、これらを間欠的に制御することにより、ＰＬＬの同期を促進する。 - 特許庁

A DLL (delay locked loop) 211 compares the clock outputted from the multiplication PLL 107 with a clock obtained by delaying the clock outputted from the multiplication PLL 107, and produces a delay signal having a predetermined delay amount based on a result of comparison.例文帳に追加

ＤＬＬ２１１は、逓倍ＰＬＬ１０７から出力されたクロックと、逓倍ＰＬＬ１０７から出力されたクロックを遅延させたクロックと、を比較し、比較結果に基づいて所定の遅延量を持つ遅延信号を生成する。 - 特許庁

To attain the increase of speed in the pull-in of synchronization of a PLL circuit arranged in the reproducing system of a wobble signal recorded on an optical disk and to achieve the synchronization of the PLL even when an S/N of the wobble signal is low.例文帳に追加

光ディスクに記録されたウォブル信号の再生系に設けられているＰＬＬ回路の同期引き込みの高速化と、ウォブル信号の信号対雑音比が低い場合でもＰＬＬの同期を取ることができるようにする。 - 特許庁

Two first PLL circuits (70A, 70) of the same system are respectively connected to signal lines (70AC, 70BC) to which control signals for operating respective PLL circuits by different time slots in a frame period are supplied, and an output circuit.例文帳に追加

互いに同一系統となる２つの第１ＰＬＬ回路（70A,70B）は、該各ＰＬＬ回路をフレーム期間中の異なるタイムスロットにて動作させるための制御信号が供給される信号線（70AC,70BC）と出力回路とに接続される。 - 特許庁

The synchronous control signal, an arbitrary signal B output from a frequency divider 6, and the VCO signal are input into a PLL clock signal generating signal 9, and a PLL clock signal of a desired clock number can be obtained easily.例文帳に追加

この同期制御信号と、分周器６から出力される任意の分周信号Ｂと、ＶＣＯ信号とをＰＬＬクロック信号生成信号９に入力し、容易に、所望するクロック数のＰＬＬクロック信号を得ることができる。 - 特許庁

The PLL lock detection circuit performs a sure lock determination by simultaneously making a lock determination and an unlock determination in a stable lock state without making an erroneous lock determination in the PLL circuit.例文帳に追加

本発明に係るＰＬＬロック検出回路は、ＰＬＬ回路において、誤ってロック判定することなく、安定したロック状態においてロック判定とアンロック判定の両方を同時に行うことにより、確実なロック判定を行う。 - 特許庁

The first PLL circuit 11 of the circuit 10 intermittently performs phase assumption by fetching the signal portion for signal synchronization from the signal transmitted from the terminal 41, and sends the assumed reproduced carrier signal to the second PLL circuit 12 of the carrier synchronization circuit 10.例文帳に追加

キャリア同期回路１０の第１のＰＬＬ回路１１では、端子４１からの信号のキャリア同期信号部分を取り出して間歇的に位相推定を行い、推定された再生キャリア信号を第２のＰＬＬ回路１２に送る。 - 特許庁

To provide a charge pump circuit which constitutes a PLL circuit etc. is capable of making its output current stable, and effectively restraining jitters from occurring in its oscillation output signals; and to provide the PLL circuit etc. using the same.例文帳に追加

ＰＬＬ回路等を構成するチャージポンプ回路からの出力電流が安定化し、発振出力信号におけるジッタの発生が効果的に抑制されたチャージポンプ回路及びそれを用いたＰＬＬ回路等を提供する。 - 特許庁

To provide an PLL circuit, by which a peripheral circuit to which output signals of a frequency-dividing circuit and a PLL circuit are inputted, can be prevented from being affected by a high frequency near the peak of the overshooting which normally occurs.例文帳に追加

分周回路及びＰＬＬ回路の出力信号が入力される周辺回路が、通常発生するオーバーシュートのピーク値付近の高い周波数による影響を受けないようにすることができるＰＬＬ回路を得る。 - 特許庁

To provide a voltage controlled oscillator capable of controlling a frequency range over a wide band even though power supply potential is low, a voltage controlled oscillating method, a PLL circuit using it and communication equipment using the PLL circuit.例文帳に追加

電源電位が低くても広い帯域にわたる周波数範囲を制御することができる電圧制御発振器、電圧制御発振方法、それを利用したＰＬＬ回路、そのＰＬＬ回路を利用した通信機器を提供すること。 - 特許庁

A phase comparator 10 compares a phase of an input clock to a PLL circuit 100 with a phase of a feedback clock fed back from an output of the PLL circuit 100 via a frequency divider 40, and generates a signal depending on a resultant phase difference.例文帳に追加

位相比較器１０は、ＰＬＬ回路１００への入力クロックの位相と、ＰＬＬ回路１００の出力から分周器４０を介して帰還される帰還クロックの位相とを比較し、その位相差に応じた信号を生成する。 - 特許庁

The F-PLL synthesizer includes a converging voltage setting section 21 for outputting a converging voltage signal to a loop filter 4 in order to establish phase locking of an external output oscillation signal in response to a control signal from a PLL control circuit 8.例文帳に追加

ＰＬＬ制御回路８からの制御信号に応じて、外部出力発振信号の位相同期を確立するために、ループフィルタ４に対して収束電圧信号を出力する収束電圧設定部２１を有する。 - 特許庁

The semiconductor integrated circuit includes a PLL and a control unit 9, wherein the PLL includes a phase/frequency comparator 1, a loop filter 3, a voltage controlled oscillator (VCO) 8 and a frequency divider 6, and the VCO (8) includes a voltage/current converter (VIC) and a ring oscillator.例文帳に追加

ＰＬＬと制御ユニット９を具備し、ＰＬＬは位相周波数比較器１、ループフィルタ３、電圧制御発振器(ＶＣＯ)８、分周器６を含み、ＶＣＯ(８)は電圧電流変換器(ＶＩＣ)とリング発振器を含む。 - 特許庁

To provide a signal processor in which PLL performance is improved by correcting nonlinear distortion of a reproduced signal to improve an equalization characteristic, following the improvement of the PLL performance and the error rate of the entire signal processing system in the end.例文帳に追加

再生信号の非線形歪みを補正して、その結果ＰＬＬ性能を向上させ、それに追従して等化特性、最終的には信号処理システム全体のエラーレートを向上させる信号処理装置を提供する。 - 特許庁

The switching frequency of the DC-DC converter is synchronized with the control signal in phase by inputting an input signal to the timing control circuit into a PLL circuit, and controlling the DC-DC converter with the output of the PLL circuit.例文帳に追加

タイミング制御回路への入力信号をＰＬＬ回路に入力し、ＰＬＬ回路の出力でＤＣ／ＤＣコンバータを制御することにより、ＤＣ／ＤＣコンバータのスイッチング周波数と制御信号の位相を同期させる。 - 特許庁

An adjusting module 22 is composed of an equalizer 41, AGC42, and an asymmetry correction circuit 43, and equalizes the waveform of the input reproduction signals to output the equalized reproduction signals to a binarizer 28 and a PLL circuit 23.例文帳に追加

調整モジュール２２は、イコライザ４１、AGC４２、およびアシンメトリ補正回路４３により構成され、入力された再生信号の波形等化を行い、波形等化された再生信号を、２値化部２８およびPLL回路２３に出力する。 - 特許庁

Then, after the analog PLL circuit 13 is locked, the address information ADD is demodulated from a phase inversion pattern of an ADIP detected on the basis of a 2nd clock Apck to be produced by the analog PLL circuit 13.例文帳に追加

そして、アナログＰＬＬ回路１３がロックした後は、該アナログＰＬＬ回路１３により生成される第２クロックＡｐｃｋに基づいて検出したＡＤＩＰの位相反転パターンからアドレス情報ＡＤＤ を復調する。 - 特許庁

To provide an apparatus for regenerating a clock which is capable of flexibly changing the free-running/locking method of a primary PLL circuit and a secondary PLL circuit depending on the degree of deterioration in input signals, such as video image signals etc, and regenerating normal clocks even for the deteriorated input signals.例文帳に追加

映像信号等の入力信号の劣化状況により、１次ＰＬＬ回路と２次ＰＬＬ回路の自走／ロック方法をフレキシブルに変更でき、劣化した入力信号に対しても、正常なクロック再生を可能とする。 - 特許庁

Thereby, even if the lock of the PLL circuit is released in a period in which a pilot signal (fch/72) of the ATF pattern is obtained as a reproduced signal SP, lock of the PLL circuit can be quickly performed in the IBG section after that.例文帳に追加

これにより、再生信号ＳＰとしてＡＴＦパターンのパイロット信号(ｆch/72)が得られる期間でＰＬＬ回路のロックがはずれたとしても、その後のＩＢＧ区間ですばやくＰＬＬ回路をロックさせることが可能となる。 - 特許庁

To draw a PLL after a jump is ended, in a short time by excellently following up a PLL circuit even when a pickup jumps a certain extent long (many) the number of tracks on a disk in the case of adopting a CAV control system.例文帳に追加

ＣＡＶ制御方式を採った場合で、ピックアップがディスク上のある程度長い（多い）トラック数をジャンプしてもＰＬＬ回路の追従を良好に行って、ジャンプ終了後のＰＬＬの引き込みを短時間に行うようにすること。 - 特許庁

To provide a PLL system and its method for compensating current leak which may include gate-leak current attributable to a gate capacitor.例文帳に追加

ゲートキャパシタに起因するゲートリーク電流を含み得る電流リークを補償するためのＰＬＬシステムおよび方法。 - 特許庁

To provide a digital PLL device capable of reducing jitter even when a frequency of an input signal is fluctuated.例文帳に追加

入力信号の周波数が変動してもジッタを低減させることが可能なディジタルＰＬＬ装置を提供する。 - 特許庁

To suppress frequency variation before synchronization is established by shortening a PLL (phase-locked loop) drawing time when switching a reference clock.例文帳に追加

参照クロックの切替時におけるＰＬＬ引き込み時間を短縮し、同期確立までの周波数変動を抑制する。 - 特許庁

By selecting above operation by the convergence frequency, it is possible to shorten the maximum convergence time of the PLL circuit.例文帳に追加

収束周波数により上記動作を選択することで、該ＰＬＬ回路の最大収束時間を短縮できる。 - 特許庁

To provide a calibration device by which a predetermined loop band can be set accurately with respect to a PLL circuit.例文帳に追加

ＰＬＬ回路に対して、予め定められたループ帯域を精度よく設定できるキャリブレーション装置を提供する。 - 特許庁

Since the open loop gain A(s) is not fluctuated, no phase margin is fluctuated and the stability of the operation of the PLL is ensured.例文帳に追加

オープンループ利得Ａ（ｓ）が変動しないので、位相余裕が変動せず、ＰＬＬの動作の安定性が確保される。 - 特許庁

The controlling portion 14 changes control of the PLL circuit 20 while there is a signal to be radio communication processed.例文帳に追加

制御部１４は、無線通信処理すべき信号が存在する期間中は、ＰＬＬ回路２０の制御を変更する。 - 特許庁

To provide a PLL frequency setting circuit reduced in scale by utilizing the regularity between a channel number and its frequency setting value.例文帳に追加

チャネル番号と周波数設定値の規則性を利用してＰＬＬ周波数設定回路の規模を縮小する。 - 特許庁

To provide a digital PLL device for suppressing the fluctuation of a clock frequency in trouble with a relatively small memory capacity.例文帳に追加

比較的少ないメモリ容量で、障害時のクロック周波数変動を抑圧できるデジタルＰＬＬ装置を提供する。 - 特許庁

To provide a digital PLL (Phase-Locked Loop) frequency synthesizer capable of reducing power consumption, avoiding degradation in phase noise characteristics.例文帳に追加

位相雑音特性の劣化を回避し消費電力を低減するデジタルＰＬＬ周波数シンセサイザを提供する。 - 特許庁

The PLL removes the drawbacks of noise introduced by circuitry normally used for summing dual path configurations.例文帳に追加

ＰＬＬは、二重経路構成を加算するために通常用いられる回路によってもたらされるノイズの欠点をなくす。 - 特許庁

To provide a PLL circuit capable of suppressing a capacitance value of a loop filter and stabilizing operation.例文帳に追加

ループフィルタの容量値を抑え、且つ動作を安定させることが可能なＰＬＬ回路を提供することを目的としている。 - 特許庁

To provide a PLL circuit capable of removing a spread spectrum component from a spread signal whose spread spectrum component is unknown.例文帳に追加

拡散周波数が未知の拡散信号から拡散周波数成分を除去できるＰＬＬ回路を提供する。 - 特許庁