「associative memory system」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

ASSOCIATIVE MEMORY, ITS SEARCH METHOD, NETWORK APPARATUS, AND NETWORK SYSTEM例文帳に追加

連想メモリおよびその検索方法およびネットワーク装置およびネットワーク・システム - 特許庁

To provide an associative memory which has nothing useless in terms of cost and is easy to control in a system using plural associative memory of which the constitution is different.例文帳に追加

構成の異なる複数の連想メモリを使用するシステムにおいて、コスト的に無駄がなく、制御しやすい連想メモリを提供する。 - 特許庁

To reduce access frequency to a tag memory and a data memory in a set-associative system cache device.例文帳に追加

セットアソシアティブ方式のキャッシュ装置において、タグメモリとデータメモリに対するアクセス回数を少なくする。 - 特許庁

To reduce circuit scale of a cache memory system having an associative memory device and a cache RAM block.例文帳に追加

連想記憶装置（ＣＡＭ）２４とキャッシュＲＡＭブロック２８をもつキャッシュメモリシステム２２の回路規模を小さくする。 - 特許庁

To provide an associative memory of which the cost is appropriate and which is easy to control, in a system using a plurality of associative memories having different constitutions.例文帳に追加

構成の異なる複数の連想メモリを使用するシステムにおいて、コスト的に無駄がなく、制御しやすい連想メモリを提供する。 - 特許庁

To obtain an associative memory cell that enables energy-saving during a retrieval operation; an associative memory cell array that takes measure to execute retrieval operation under low power consumption and realizes speed-up; an address retrieval memory using the associative memory cell array; and a network address retrieving device having a system LSI with excellent usability.例文帳に追加

検索動作時の低消費電力化を可能にする連想メモリセル、検索動作を低消費電力のもとで実行できる方策を講じて高速化を可能にする連想メモリセルアレイ、それを用いたアドレス検索メモリおよび使い勝手の優れたシステムＬＳＩたるネットワークアドレス検索装置を得ること。 - 特許庁

To provide a method and a device for replacing a cache line in a computer system having a set associative cache memory.例文帳に追加

セット・アソシアティブ・キャッシュ・メモリを備えたコンピュータ・システムにおいてキャッシュ・ラインを置き換える方法と装置を提供する。 - 特許庁

The data entry to the associative memory 4 is set to "enable" upon the receipt of a transfer frame addressed to its own apparatus from a line system bus B1, header information of the frame is entered to the associative memory 4 on the basis of it that the entry is set to "enable".例文帳に追加

連想メモリ4へのデータエントリをイネーブルに設定しておき、回線系バスB1から自装置宛の転送フレームを受信したとき、該エントリがイネーブルに設定されていることに基づき、該フレームのヘッダ情報を連想メモリ4へエントリする。 - 特許庁

To enable deciding sending at multi-hit by WRR (Weighted Round Robin) in a system using an associative memory.例文帳に追加

連想メモリを用いたシステムにおいてにおいて、マルチヒット時の送出決定をＷＲＲ（Ｗｅｉｇｈｔｅｄ Ｒｏｕｎｄ Ｒｏｂｉｎ：重み付き回転優先制御）で決定できるようにする。 - 特許庁

To detect a bit error in a reference history without adding redundancy bit to the reference history in a cache memory device of Nway set associative system.例文帳に追加

Ｎウェイ・セット・アソシアティブ方式のキャッシュメモリ装置において、参照履歴に冗長ビットを付加することなく、参照履歴のビットエラーを検出する。 - 特許庁

When an in-device cell header is given to a REF terminal of an associative memory 20, the cell header is compared with the in-device cell header of a lead system stored in the associative memory, and in the case that they are coincident, the address corresponding to the cell headers is outputted from a DATO terminal.例文帳に追加

連想メモリ２０のＲＥＦ端子に遅れ系の装置内セルヘッダが入力すると、このセルヘッダと連想メモリ中に記憶されている進み系の装置内セルヘッダとが比較され、これらが一致した場合、これらのセルヘッダに対応するアドレス値がＤＡＴＯ端子から出力される。 - 特許庁

This super-scalar processing system for detecting in-instruction group data hazard transmitted to a processing is provided with an associative storage memory, a plurality of pipe lines, an IDU, and a control mechanism.例文帳に追加

処理システムに伝送される命令グループ内のデータ・ハザードを検出するスーパースカラー処理システムは、連想記憶メモリ、複数のパイプライン、ＩＤＵおよび制御機構を備える。 - 特許庁

To provide a circuit system in which throughput can be improved by avoiding providing system clocks of two systems and operation restriction that it must be synchronized to a slow system clock when an operation frequency of an associative memory is slower than an operation frequency of a system LSI.例文帳に追加

連想メモリの動作周波数がシステムＬＳＩの動作周波数よりも遅い場合に、システムクロックを２系統設けたり、遅いシステムクロックに同期しなければならない動作制約を回避して、スループットの向上を図れる回路方式を提供する。 - 特許庁

To determine transmission order at multi-bits in an arbitrary priority order in a system (processing order deciding device of a plurality of tasks, traffic shaping device or the like) using an associative memory.例文帳に追加

連想メモリを用いたシステム（複数タスクの処理順序決定装置やトラフィックシェーピング装置等）において、マルチヒット時の送出決定を任意の優先順序で決定できるようにする。 - 特許庁

A clock control circuit (103) down-converting an internal clock (Φ1) of LSI (101) is provided and a control system operating an associative memory circuit (102) using a slowed control signal is provided.例文帳に追加

ＬＳＩ（１０１）の内部クロック（Φ１）をダウンコンバートするクロック制御回路（１０３）を設け、遅くした制御信号を用いて連想メモリ回路（１０２）を動作させる制御方式を提供する。 - 特許庁

This cache memory system is provided with a multiway set associative type cache memory 20, a bus load detection part 30 for detecting the load state of a bus to which the cache memory 20 is connected and outputting bus load information D2 and a replacing way control part 40 for changing a replacing method of the cache memory 20 in accordance with the bus load information D2 outputted from the bus load detection part 30.例文帳に追加

マルチウェイセットアソシアティブ方式のキャッシュメモリ２０と、キャッシュメモリ２０が接続されているバスの負荷状態を検出しバス負荷情報Ｄ２を出力するバス負荷検出部３０と、バス負荷検出部３０によるバス負荷情報Ｄ２に応じてキャッシュメモリ２０のリプレース方法を変更するリプレースウェイ制御部４０とを備える。 - 特許庁

By using this associative memory, picture band compression for a mechanical brain system, a data bank system, and a mobile net work terminal or the like requiring vast hardware and software hitherto can be realized with one chip or a plurality of chips.例文帳に追加

本発明の連想メモリを用いれば、従来膨大なハードウェア及びソフトウェアを必要としていた人工知能システム、データバンクシステム、及び移動ネットワーク端末用の画像帯域圧縮等を１チップ又は複数チップで実現することが可能になる。 - 特許庁

To flexibly adapt to a device and a system of various constitutions, without markedly changing a basic constitution as for an associative memory which has memory areas for individually storing information and outputs the address of the memory area, in which information matched with information input from outside is stored.例文帳に追加

本発明は、個別に情報が格納される記憶領域を有し、外部から入力された情報にマッチする情報が格納されている記憶領域のアドレスを出力する連想メモリに関し、基本的な構成が大幅に変更されることなく、多様な構成の機器やシステムに柔軟に適応できることを目的とする。 - 特許庁

This cache memory system in which a main CPU is connected with a main memory constituted of an ROM and an RAM through an external bus is constituted of 4-way set associative caches where each Way has Tag 45, Valid bit 46, Dirty bit 47, and data block 48.例文帳に追加

メインＣＰＵと、ＲＯＭとＲＡＭからなる主記憶装置とが外部バスを通じて相互に接続されているキャッシュメモリシステムであって、４−ｗａｙセットアソシエイティブキャッシュからなり、各ＷａｙはＴａｇ４５、Ｖａｌｉｄビット４６、Ｄｉｒｔｙビット４７、データブロック４８を持つ。 - 特許庁