「binary counter circuit」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

At this time, each time a detecting signal arrives from the edge detecting circuit 1, the value of the binary counter 3 is shifted to the latch 4 of the following step.例文帳に追加

その際、エッジ検出回路１から検出信号がくるたびにバイナリカウンタ３の値を後段のラッチ４にシフトする。 - 特許庁

A timing control circuit performs a series of the control iteratively 2^k times and a high-order (n)-bit output of the second binary counter is fetched.例文帳に追加

タイミング制御回路は、この一連の制御を２^ｋ回繰り返して行い、第２のバイナリカウンタの上位ｎビット出力を取り込む。 - 特許庁

A binary counter 1, a comparator circuit 2, a counter 3, an inverter 4, and AND circuits 5, 6 output pulse width modulated signals CTL1, CTL2 of duty ratios in accordance with set data D0-D5.例文帳に追加

バイナリカウンタ１、比較回路２、カウンタ３、インバータ４及びＡＮＤ回路５，６は、設定データＤ０〜Ｄ５に応じたデューティー比のパルス幅変調信号ＣＴＬ１，ＣＴＬ２を出力する。 - 特許庁

The second binary counter counts how many times a comparison result becomes "1" on the basis of the comparison results of outputs of replicas of the matching circuit and a reference voltage.例文帳に追加

第２のバイナリカウンタは、整合回路のレプリカの出力とレファレンス電圧との比較結果に基づき、比較結果が１となる回数をカウントする。 - 特許庁

The control circuit 6 includes: a shift register 6a for generating an input pointer signal IP; and a binary counter 6b for generating an output pointer signal OP.例文帳に追加

制御回路６は、入力ポインタ信号ＩＰを生成するシフトレジスタ６ａと、出力ポインタ信号ＯＰを生成するバイナリカウンタ６ｂを含む。 - 特許庁

Each LED 6 to be inspected corresponds to each digit of the binary number, and is controlled by a switching circuit 4 so that current flows according to the value of each digit held by the counter circuit 3.例文帳に追加

検査対象となる各ＬＥＤ６は、２進数の各桁と対応づけられていて、カウンタ回路３に保持された各桁の値に応じて電流が流れるように、スイッチング回路４によって制御される。 - 特許庁

A watchdog circuit 5 outputs reset signals D to a CPU 4 and a binary counter 7 when detecting the runaway of the CPU 4 based on an operating signal of the CPU 4.例文帳に追加

ウォッチドック監視回路５は、ＣＰＵ４の動作信号に基づいてＣＰＵ４の暴走を検出すると、リセット信号ＤをＣＰＵ４および２進カウンタ７に出力する。 - 特許庁

An inter-frame difference information counter circuit 600 counts the specified logic value of a binary output, obtained from the difference between the frame-delayed video signal and the input image signal for one-screen time and outputs a counted value.例文帳に追加

フレーム間差分情報計数回路６００は、フレーム遅延映像信号と、入力映像信号との差から得た２値化出力の所定論理値を１画面分計数した計数値を出力する。 - 特許庁

In this ultrasonic vortex flowmeter 10, a vortex signal output from a phase comparing circuit 29 is converted into a binary signal (vortex pulse signal)comprising only a high level and a low level in a comparator circuit 32 to be input into a counter part 40.例文帳に追加

超音波式渦流量計１０においては、位相比較回路２９から出力された渦信号が、コンパレート回路３２でハイレベルとローレベルとのみからなる２値の信号（渦パルス信号）に変換されてカウンタ部４０に入力される。 - 特許庁

Edge of reception data is detected by an edge detecting circuit 1, and the oscillated output of a fixed oscillator 2 is fetched into plural latches 4 composing shift registers 5 of plural steps, while dividing its frequency through a binary counter 3.例文帳に追加

エッジ検出回路１により受信データのエッジを検出するとともに、固定発振器２の発振出力をバイナリカウンタ３により分周して複数段のシフトレジスタ５を構成している複数のラッチ４に取り込む。 - 特許庁

Then, the output of each latch 4 is inputted to an average value calculating circuit 6, an average value is calculated, that output is compared with the output of the binary counter 3 by a comparator circuit 8 and when they are coincident, a clock is generated and used as a reproducing clock for data read.例文帳に追加

そして、各ラッチ４の出力を平均値演算回路６に入力して平均値を演算し、その出力とバイナリカウンタ３の出力とを比較回路８で比較し、一致したときにクロックを発生して、これをデータ読み取り用の再生クロックとする。 - 特許庁

The device is provided with a control circuit 36, the contents of (n-1) stages of a binary counter 24 allotted to the most significant bit are stored in memory cells of the first (n-1) pieces of the EEPROM, the contents of nth or (n+1)-th memory cell are varied with alternate cycles.例文帳に追加

制御回路（３６）を設け、最上位ビットに割り当てた２進カウンタ（２４）のｎ−１段の内容をＥＥＰＲＯＭの最初のｎ−１個のメモリセルに記憶し、ｎ番目または（ｎ＋１）番目のメモリセルの内容を交互するサイクルで変える。 - 特許庁

This delay time detecting circuit detects the delay time of a circuit 11 sandwiched by a plurality of flip-flops 12 and 13, and has a binary up counter 15 that is reset just after data for the circuit 11 are transmitted to the flip-flop 12 in a previous stage and a trigger signal is provided and counts input times of a clock signal until finishing of the propagation of the circuit 11.例文帳に追加

複数個のフリップフロップ１２，１３に挟まれた回路１１の遅延時間を検出する遅延時間検出回路であって、前段のフリップフロップ１２に回路１１へのデータを送り出してトリガ信号を与えると同時にリセットされ、そこから、回路１１の伝播が終わるまでクロック信号が何回入力されるかを計数するバイナリアップカウンタ１５を有する。 - 特許庁