| 意味 | 例文 |
cache controllerの部分一致の例文一覧と使い方
該当件数 : 312件
The network device controller is provided with a display means displaying device information, a communication means communicating with the server application obtaining and setting information on a device, a data converting means converting data transmitted/received by the communication means and a device information storage means which temporarily stores information of the device, returns cache information instead of information acquired from the device and compares cache information with setting information with respect to the device.例文帳に追加
ネットワークデバイス制御装置において、デバイス情報を表示する表示手段と、デバイスの情報を取得／設定するサーバアプリケーションと通信する通信手段と、上記通信手段により送受信するデータを変換するデータ変換手段と、デバイスの情報を一時的に格納しデバイスから取得する情報の代わりにキャッシュ情報を返すこととキャッシュ情報とデバイスに対する設定情報を比較するデバイス情報格納手段と、を有することを特徴とするネットワークデバイス制御装置。 - 特許庁
Since much disk data that is the subject of a write request is first read, upon a subsequent write request the drive controller determines whether the starting and ending blocks are in cache and if so, writes new data to those blocks, calculates a full ECC for them, and then calculates ECC for intervening blocks and writes new data to the intervening blocks.例文帳に追加
書き込み要求の対象のディスク・データの多くは先ず読まれるので、次の書き込み要請のときドライブコントローラは、キャッシュに開始・終了ブロックが存在するか判定し、もしそうであれば、それらのブロックに新データを書き込み、それらについて全ECCを計算し、ついで、中間のブロックについてECC を計算し、該中間ブロックに新データを書き込む。 - 特許庁
When writing data, the storage controller SC generates an protection code 604 which can specify an address of a writing destination page, splits data on the cache memory CM managed in first data length so that the written data and the protection code 604 are combined to become the second data length, and writes it in the flash memory chip MEM in a second data length unit.例文帳に追加
ストレージコントローラＳＣは、データ書き込み時に、書き込み先ページのアドレスを特定可能な保護コード６０４を生成し、書き込みデータと保護コード６０４とを合わせて第二のデータ長となるように第一のデータ長単位で管理されているキャッシュメモリＣＭ上のデータを分割し、第二のデータ長単位でフラッシュメモリ・チップＭＥＭに書き込む。 - 特許庁
When an optical disk is inserted, a controller reads a directory/ file management area, obtains the size of the directory/file management information from the head address and end address, secures a cache area (X) dedicated to the directory/file management information on a buffer memory corresponding to the size and stores and preserves all the directory/file management information read from the optical disk.例文帳に追加
コントローラは、光ディスクが挿入されたとき、ディレクトリ／ファイル管理領域を読んでその先頭アドレスと最終アドレスとからディレクトリ／ファイル管理情報のサイズを求め、そのサイズに応じてバッファメモリ上にディレクトリ／ファイル管理情報専用キャッシュ領域（Ｘ）を確保し、光ディスクから読み出したディレクトリ／ファイル管理情報を全て記憶して保存する。 - 特許庁
A RAM controller 5 allows an instruction RAM 2 to pre-fetch an instruction from an external instruction ROM in the unit of banks so that the instruction RAM 2 acts like a cache memory for the external instruction ROM as its control and also allows a CPU 3 and a hardware section 1 to share parts of banks of the instruction RAM 2 in time division as its control.例文帳に追加
ＲＡＭコントローラ５が、外部インストラクションＲＯＭからインストラクションＲＡＭ２にインストラクションをバンク単位でプリフェッチさせてインストラクションＲＡＭ２を外部インストラクションＲＯＭのキャッシュメモリとして動作させる制御を行い、且つ、インストラクションＲＡＭ２の１部バンクをＣＰＵ３およびハードウェア部１に時分割共有させる制御を行う。 - 特許庁
The disk array controller includes a data pattern identifying logic unit 30 for identifying a write data pattern from the host computer and read data patterns, from the cache memory and the disk unit, a command generator 31 for commanding, based on the data pattern identified by the data pattern identifying logic unit 30, and a command analyzer 32 for analyzing the command, to generate an original data pattern.例文帳に追加
ホストコンピュータからの書き込みデータのパターン、およびキャッシュメモリ部とディスク装置からの読み出しデータのパターンを識別するデータパターン識別論理部３０と、データパターン識別論理部３０により識別されたデータパターンに基づいてコマンド化するコマンド生成部３１と、コマンドを解析し、元のデータパターンを生成するコマンド解析部３２とを備えた。 - 特許庁
This memory controller is constituted so that whether a band development error is generated or not is discriminated while variably setting a coefficient value to be multiplied when development processing time of each band is calculated based on free capacity of a cache 103 of a CPU 102 or page structure of outputted data, and the band development processing is switched based on a discrimination result of the band development error.例文帳に追加
各バンドの展開処理時間算定時に乗ずるべき係数値をＣＰＵ１０２のキャッシュ１０３の空き容量または出力データのページ構成に基づいて可変設定しながらバンド展開エラーが発生するかどうかを判別し、該判別結果に基づいてバンド展開処理を切替え制御する構成を特徴とする。 - 特許庁
A disk array controller 10 is equipped with host directors 161 and 162 which are provided respectively one in each of hosts 121 and 122, and conduct I/O processing in disk drives 141 and 142 by controlling I/O requests from the hosts 121 and 122 and with a shared memory 18 which is shared by the host directors 161 and 162, and comprises a disk cache.例文帳に追加
ディスクアレイ制御装置１０は、ホスト１２１，１２２に一つずつ設けられるとともにホスト１２１，１２２からのＩ／Ｏ要求を制御してディスクドライブ１４１，１４２とのＩ／Ｏ処理を実行するホストディレクタ１６１，１６２と、ホストディレクタ１６１，１６２に共用されるとともにディスクキャッシュを構成する共用メモリ１８とを備えたものである。 - 特許庁
This disk controller 1 has a cache memory 14 for storing one part of data, a control table 20 for indicating whether a track of the storage disk device 2 is initialized to a prescribed track format or not, and control units 10, 12 for preparing a track format pattern with respect to an input/output request from a host 3, while referring to the control table 20.例文帳に追加
デイスク制御装置（１）は、データの一部を格納するキャッシュメモリ（１４）と、記憶デイスクデバイス（２）のトラックが所定のトラックフォーマットに初期化済みか否かを示す管理テーブル（２０）と、ホスト（３）からの入出力要求に対し、管理テーブル（２０）を参照して、前記トラックフォーマットパターンの作成を行う制御ユニット（１０、１２）とを有する。 - 特許庁
Data transferred to a DMA transfer relay device are temporarily stored in a storage means of the same capacity as a cache line size of a CPU, a signal (status data or the like outputted by a DMA controller) related to the data or the data transfer processing is detected, and the temporarily stored data are transferred to a prescribed data storage part on the basis of the detected signal.例文帳に追加
ＤＭＡ転送中継装置に転送されたデータをＣＰＵのキャッシュラインサイズと同容量の記憶手段に一時的に記憶させ，上記データ或いはデータ転送処理に関連する信号（ＤＭＡコントローラが出力するステータスデータ等）を検出し，検出された信号に基づいて上記一時的に記憶されたデータを所定のデータ記憶部に転送する。 - 特許庁
The single-chip multiprocessor includes processing elements 16 each including a CPU 20, a network interface 32 connected to the CPU, an adjustable prefetch instruction cache 24 connected directly to the CPU and network interface, and a data transfer controller 30 connected directly to the CPU and a concentrated common memory 28 which is connected to the respective processing elements and shared by the processing elements.例文帳に追加
ＣＰＵ２０と、該ＣＰＵに接続しているネットワークインタフェース３２と、該ＣＰＵと該ネットワークインタフェースに直接接続しているアジャスタブルプリフェッチ命令キャッシュ２４と、該ＣＰＵに直接接続しているデータ転送コントローラ３０とを含んでなる複数のプロセッシングエレメント１６と、各プロセッシングエレメントに接続し各プロセッシングエレメントによって共有される集中共有メモリ２８とを含んでなるシングルチップマルチプロセッサ。 - 特許庁
The single-chip multiprocessor comprises a plurality of processing elements 16, including a CPU 20, a network interface 32 connected to the CPU, an adjustable pre-fetch instruction cache 24 directly connected to the CPU and the network interface, and a data transfer controller 30 directly connected to the CPU; and a centralized shared memory 28 connected to each processing element and shared by each processing element.例文帳に追加
ＣＰＵ２０と、該ＣＰＵに接続しているネットワークインタフェース３２と、該ＣＰＵと該ネットワークインタフェースに直接接続しているアジャスタブルプリフェッチ命令キャッシュ２４と、該ＣＰＵに直接接続しているデータ転送コントローラ３０とを含んでなる複数のプロセッシングエレメント１６と、各プロセッシングエレメントに接続し各プロセッシングエレメントによって共有される集中共有メモリ２８とを含んでなるシングルチップマルチプロセッサ。 - 特許庁
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