「programmable clock」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

DIGITAL TYPE PROGRAMMABLE SPECTRUM CLOCK GENERATOR例文帳に追加

ディジタル式プログラム可能拡散スペクトル・クロック発生器 - 特許庁

INTEGRATED CIRCUIT EQUIPPED WITH PROGRAMMABLE INTERNAL CLOCK例文帳に追加

プログラム可能な内部クロックを備える集積回路 - 特許庁

PROGRAMMABLE LOGICAL CIRCUIT AND ITS CLOCK CONTROLLING METHOD例文帳に追加

プログラマブル論理回路およびそのクロック制御方法 - 特許庁

The programmable test clock controller includes a test clock generator for generating a configurable test clock.例文帳に追加

プログラム可能テストクロックコントローラは、構成可能なテストクロックを生成するためのテストクロックジェネレータを含む。 - 特許庁

ADJUSTABLE DATA DELAY USING PROGRAMMABLE CLOCK SHIFT例文帳に追加

プログラム可能クロックシフトを用いた調節可能データ遅延 - 特許庁

CLOCK DATA RECOVERY CIRCUITRY ASSOCIATED WITH PROGRAMMABLE LOGIC DEVICE CIRCUITRY例文帳に追加

プログラマブルロジックデバイス回路に結合されるクロックデータリカバリ回路 - 特許庁

CLOCK DATA RECOVERY CIRCUIT COUPLED TO PROGRAMMABLE LOGIC DEVICE CIRCUIT例文帳に追加

プログラマブルロジックデバイス回路に結合されるクロックデータリカバリ回路 - 特許庁

A test clock control structure includes a programmable test clock controller.例文帳に追加

１つの実施形態では、テストクロック制御構造は、プログラム可能テストクロックコントローラを含む。 - 特許庁

HIGH FREQUENCY CLOCK TYPE COMPARATOR, COMPARISON METHOD, AND PROGRAMMABLE POLYPHASE CLOCK GENERATOR例文帳に追加

高周波クロック式比較器及び比較方法、並びにプログラム可能な多相クロック発生器 - 特許庁

To provide a clock data recovery circuit which is provided on a programmable logic device or coupled to the programmable logic device.例文帳に追加

プログラマブルロジックデバイス上またはこれと結合して設けられるクロックデータリカバリ回路の提供 - 特許庁

To provide a clock data recovery circuitry which is provided on a programmable logic device or is coupled with the programmable logic device.例文帳に追加

プログラマブルロジックデバイス上またはこれと結合して設けられるクロックデータリカバリ回路の提供 - 特許庁

The one or more programmable clock management components comprise a reconfigurable clock management component.例文帳に追加

１つまたは複数のプログラマブル・クロック管理構成要素は再構成可能なクロック管理構成要素を含む。 - 特許庁

SERIAL RADIO FREQUENCY TO BASEBAND INTERFACE WITH PROGRAMMABLE CLOCK例文帳に追加

プログラマブル・クロックを備える無線周波数からベースバンドへのシリアルなインターフェース - 特許庁

PHASE-LOCKED LOOP(PLL)/CLOCK GENERATOR HAVING PROGRAMMABLE DEVIATION AND FREQUENCY例文帳に追加

プログラム可能なずれ及び周波数を有するフェーズロックループ（ＰＬＬ）・クロック発生器 - 特許庁

The clock-generating circuit has a programmable delayed reference clock-signal circuit to generate a plurality of delayed reference clock signals, and a plurality of delayed clock-signal generators operably connected to the programmable delayed reference clock-signal circuit to generate a clock signal of no overlapping operation.例文帳に追加

複数の遅延された基準クロック信号を生成するプログラム可能な遅延基準クロック信号回路と、プログラム可能な遅延基準クロック信号回路と動作可能に接続され、オーバーラップしないクロック信号を発生する複数の遅延クロック信号発生器とを含む。 - 特許庁

TEST CLOCK CONTROL STRUCTURE TO GENERATE CONFIGURABLE TEST CLOCK FOR SCAN-BASED TESTING OF ELECTRONIC CIRCUITS USING PROGRAMMABLE TEST CLOCK CONTROLLER例文帳に追加

プログラム可能テストクロックコントローラを使用した電子回路のスキャンベーステスト用に構成可能なテストクロックを生成するためのテストクロック制御構造 - 特許庁

METHOD FOR PROCESSING OPERATION CLOCK AND BUS SIGNAL OF CPU INCORPORATED IN PROGRAMMABLE CONTROLLER例文帳に追加

プログラマブルコントローラに内蔵するＣＰＵの動作クロックおよびバス信号の処理方法 - 特許庁

To provide a high frequency clock type comparator and a programmable polyphase signal generator.例文帳に追加

高周波クロック式比較器及びプログラム可能な多相信号発生器を提供する。 - 特許庁

To provide circuit and a method for programmable integer clock division with 50% duty cycle.例文帳に追加

５０％デューティ・サイクルを有するプログラマブル整数クロック分割の回路および方法。 - 特許庁

USE OF I2C PROGRAMMABLE CLOCK GENERATOR PROVIDING VARIATION OF FREQUENCY UNDER BMC CONTROL例文帳に追加

ＢＭＣ制御下において周波数変化を可能にするＩ２Ｃプログラマブルクロックジェネレータの使用 - 特許庁

To provide a clock data recovery circuitry provided on or associated with a programmable logic device circuitry.例文帳に追加

プログラマブルロジックデバイス上またはこれと結合して設けられるクロックデータリカバリ回路の提供 - 特許庁

To provide an integrated circuit and a memory, wherein the optimization of a clock is attained by using programmable delay.例文帳に追加

プログラマブル遅延を使用しクロックの最適化を図った集積回路およびメモリを提供する。 - 特許庁

To provide clock data recovery circuitry provided on or associated with programmable logic device circuitry.例文帳に追加

プログラマブルロジックデバイス上またはこれと結合して設けられるクロックデータリカバリ回路を提供すること。 - 特許庁

To provide a clock distribution circuit for a programmable logic device, capable of suppressing a skew increase and making a wiring area for clock lines small.例文帳に追加

スキューの増加を抑え、クロックラインの配線領域を小さくすることが可能なプログラマブルロジックデバイスのクロック分配回路を提供する。 - 特許庁

An output signal generated from the programmable polyphase signal generator is used for driving switches and register clock devices of the clock type comparator 300.例文帳に追加

プログラム可能な信号発生器によって発生された出力信号を使って、クロック式比較器のスイッチ及びレジスタ・クロックを駆動する。 - 特許庁

To provide a programmable controller capable of eliminating the time deviation of the internal clock of a clock supply origin LSI and the internal clock of another LSI for receiving the clock and supplying the clock of the same H width and L width to the own and other LSIs.例文帳に追加

クロック供給元ＬＳＩの内部クロックとクロックを受ける他のＬＳＩの内部クロックとの時間的なずれを無くし、Ｈ幅とＬ幅が同一なクロックを自他のＬＳＩに供給し得るようにしたプログラマブルコントローラを提供する。 - 特許庁

A first clock signal CK1 outputted from the first programmable frequency divider 40 is defined as a reference clock signal for generating the stereo composite signal S2, and a second clock signal CK2 outputted from the second programmable frequency divider 42 is defined as a reference clock signal of the PLL circuit.例文帳に追加

第１プログラマブル分周器４０から出力される第１クロック信号ＣＫ１を、ステレオコンポジット信号Ｓ２を生成するための基準クロック信号とし、第２プログラマブル分周器４２から出力される第２クロック信号ＣＫ２を、ＰＬＬ回路の基準クロック信号とする。 - 特許庁

One or more programmable clock management components of an apparatus in one example are coupled with a backplane.例文帳に追加

一例では、装置の１つまたは複数のプログラマブル・クロック管理構成要素はバックプレーンと結合される。 - 特許庁

A clock frequency divider circuit (DIV) 110 outputs a signal MPR resulting from applying 1/2 frequency division to a clock signal CLK to a programmable delay line (DL-MTX) 140.例文帳に追加

クロック分周回路（ＤＩＶ）１１０は、クロック信号ＣＬＫを２分周した信号ＭＰＲを、プログラマブル・ディレイライン（ＤＬ＿ＭＴＸ）１４０へ出力する。 - 特許庁

Using a 1/2-frequency divider 10 for re-timing the phase of a write clock with a read clock to facilitate phase determination, a D-FF 11 conducts retiming the 1/2-divided write clock with the read clock, to generate a counting clock of a programmable counter 12.例文帳に追加

書き込みクロックの位相を読み出しクロックでリタイミングして位相判定を容易にする１／２分周器１０を使用し、この１／２分周した書き込みクロックをＤ—ＦＦ１１で読み出しクロックにてリタイミングし、プログラマブルカウンタ１２のカウント用クロックを生成する。 - 特許庁

In one embodiment, a multi gigabit transfer (MGT) port of a field programmable gate array is locked on an external clock.例文帳に追加

一実施形態では、フィールドプログラマブル・ゲート・アレイのマルチギガビット・トランスファー（ＭＧＴ）ポートが、外部クロックにロックされる。 - 特許庁

The programmable polyphase signal generator is connected to the clock type comparator 300 to generate a plurality of timing signals.例文帳に追加

プログラム可能な多相信号発生器（１００）はクロック式比較器に接続され、複数個のタイミング信号を発生する。 - 特許庁

This method can include a step of constituting different programmable test clock controllers so that different clock domains may be tested mostly in parallel.例文帳に追加

種々の実施形態において、本方法は、異なるクロックドメインをほぼ並行してテストするように異なるプログラム可能テストクロックコントローラを構成する段階を含むことができる。 - 特許庁

In this programmable controller for performing the transmission of a synchronous type between plural LSIs, when an LSI 200 of a clock supply origin uses a clock, a clock supplied to an other LSI 3 is fetched from a clock connection line 6 through an input buffer 21 to the LSI 200.例文帳に追加

複数のＬＳＩ間で同期式の伝送をしているプログラマブルコントローラにおいて、クロック供給元のＬＳＩ２００がクロックを使用する際、他のＬＳＩ３に供給したクロックをクロック接続ライン６から入力バッファ２１を介してＬＳＩ２００に取り込む。 - 特許庁

To provide a clock distributing circuit with a high degree of adaptability by generating a plurality of clocks and outputting them according to programmable selection.例文帳に追加

複数のクロックを生成し、プログラムで選択して出力することにより柔軟度の高いクロック分配回路を提供する。 - 特許庁

A programmable logic device ("PLD") includes a programmable clock data recover ("CDR") circuit in order to communicate with PLD by arbitrary one of a large number of CDR signaling protocols.例文帳に追加

プログラマブルロジックデバイス（“ＰＬＤ”）が多数のＣＤＲシグナリングプロトコルのうちの任意のものによって交信することを可能にするため、このＰＬＤにプログラマブルクロックデータ復元（“ＣＤＲ”）回路を装備する。 - 特許庁

A programmable logic device ("PLD") is augmented with programmable clock data recovery ("CDR") circuitry to allow the PLD to communicate via any one of a large number of CDR signaling protocols.例文帳に追加

プログラマブルロジックデバイス（“ＰＬＤ”）が多数のＣＤＲシグナリングプロトコルのうちの任意のものによって交信することを可能にするため、このＰＬＤにプログラマブルクロックデータ復元（“ＣＤＲ”）回路を装備する。 - 特許庁

A programmable logic device ("PLD") is augmented with programmable clock data recover ("CDR") circuitry to allow the PLD to communicate via any of a large number of CDR signaling protocols.例文帳に追加

プログラマブルロジックデバイス（“ＰＬＤ”）が多数のＣＤＲシグナリングプロトコルのうちの任意のものによって交信することを可能にするため、このＰＬＤにプログラマブルクロックデータ復元（“ＣＤＲ”）回路を装備する。 - 特許庁

A programmable logic device ("PLD") is installed with a programmable clock data recover ("CDR") circuitry to allow the PLD, to communicate via any of a large number of CDR signaling protocols.例文帳に追加

プログラマブルロジックデバイス（“ＰＬＤ”）が多数のＣＤＲシグナリングプロトコルのうちの任意のものによって交信することを可能にするため、このＰＬＤにプログラマブルクロックデータ復元（“ＣＤＲ”）回路を装備する。 - 特許庁

By inputting a reference signal, a plurality of output clock signals having different frequencies and phases are generated in a phase-locked loop (PLL) circuitry, Each output clock signal is multiplexed for use as an external clock according to arbitrary programmable selection by a multiplexer 228.例文帳に追加

基準信号を入力し、ＰＬＬ（位相同期ループ）回路で周波数、位相の異なる複数の出力クロックを生成し、前記出力クロックをプログラムによりマルチプレクサ２２８で任意に選択し多重化して外部クロックとする。 - 特許庁

To provide techniques for capturing an output signal from an HIP block operating at a higher clock frequency than a programmable logic.例文帳に追加

プログラマブル論理よりも高いクロック周波数で動作するＨＩＰブロックからの出力信号を捉える技術を提供すること。 - 特許庁

To improve reliability on the operation of a programmable controller by removing noise from an operation clock and a bus signal of a CPU.例文帳に追加

ＣＰＵの動作クロックおよびバス信号中からノイズを除去してプログラマブルコントローラの動作上における信頼性を向上すること。 - 特許庁

Afterwards, the personal computer 30 distributes the system time clocked by the system clock 40 through a master programmable controller 10 and a network 15 to programmable controllers 11, 12, and 13 for the control of producing facilities 21, 22, and 23.例文帳に追加

その後、パーソナルコンピュータ３０は、システムクロック４０が計時するシステム時間を、マスタプログラマブルコントローラ１０およびネットワーク１５を介して、生産設備２１，２２，２３の制御のためのプログラマブルコントローラ１１，１２，１３に配信する。 - 特許庁

To provide a logic circuit device capable of reducing power consumption by supplying an optimal voltage or clock to each programmable logic circuit if programmable logic circuits have different voltage and frequency operational characteristics.例文帳に追加

各プログラマブル論理回路が異なる電圧・周波数の動作特性を持つ場合に、各プログラマブル論理回路に最適な電圧・クロックを供給し、消費電力を下げることができる論理回路装置を提供する。 - 特許庁

To surely control a clock jitter for a semiconductor integrated circuit for a programmable device and the like in a comparatively short time and at a comparatively low cost as to a clock jitter controlling method and a program therefor.例文帳に追加

クロックジッタ抑制方法及びプログラムにおいて、比較的短時間、且つ、比較的低コストでプログラマブルデバイス等の半導体集積回路のクロックジッタを確実に抑制することを目的とする。 - 特許庁