「programmable clock」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

This clock generator achieving programmable control of an output clock is provided with a mechanism generating a plurality of clocks having phase offsets, two programmable selectors selecting two clocks from a plurality of clocks, and a logic composing the two selected clocks together and generating an output clock having all the combinations between the offset and the amplitude if there is an offset.例文帳に追加

出力クロックのプログラム可能な制御を実現するクロック発生器であって、位相オフセットのある複数のクロックを生成するメカニズムと、複数のクロックから２つのクロックを選択する２つのプログラマブルセレクタと、２つの選択されたクロックを複合して、オフセットがあればオフセットと振幅のあらゆる組み合わせを有する出力クロックを生成するロジックとを備える。 - 特許庁

A high frequency clock VCLK is generated from a reference clock by a phase lock loop constituted of a phase comparator circuit 201, a low-pass filter 202, a voltage control oscillation circuit 203 and a programmable counter 204, and is frequency-divided by a 1/8 frequency divider circuit 206 so as to generate a pixel clock.例文帳に追加

位相比較回路２０１，ローパスフィルタ２０２，電圧制御発振回路２０３，プログラマブルカウンタ２０４によって構成する位相ロックループによって基準クロックから高周波クロックＶＣＬＫを生成し、これを１／８分周回路２０６によって分周して画素クロックを生成する。 - 特許庁

To provide a programmable semiconductor device that can efficiently perform arithmetic processing formed by a combination of a plurality of arithmetic instructions while ensuring clock frequency.例文帳に追加

プログラム可能な半導体装置において、クロック周波数を保証しつつ、複数の演算命令の組み合わせで形成される演算処理を効率的に実行できる。 - 特許庁

The DPLA (Dynamic Programmable Logic Array) uses enable devices, each of which outputs the result of an OR operation to each output line eliminating the clock signal within the OR plane.例文帳に追加

本発明のＤＰＬＡ（Ｄｙｎａｍｉｃ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ）はＯＲプレーン内のクロック信号を除去して各出力ラインにＯＲ演算の結果を提供するイネーブル装置が使用される。 - 特許庁

RECONFIGURATION OF PROGRAMMABLE CLOCK MANAGEMENT COMPONENT ACCORDING TO RECEIPT OF ONE OR MORE CONTROL SIGNALS TO BE ABLE TO PROCESS ONE OR MORE FREQUENCY SIGNALS例文帳に追加

１つまたは複数の周波数信号を処理することを可能にするための１つまたは複数の制御信号の受信に応じたプログラマブル・クロック管理構成要素の再構成 - 特許庁

This clock input circuit is provided with a switch circuit 4 for performing switching control on the basis of the level of the power supply voltage of the microcomputer, a switching circuit 5 and a programmable register 7.例文帳に追加

このクロック入力回路は、マイクロコンピュータの電源電圧のレベルに基づいて切換制御を行なうためのスイッチ回路４、切換回路５およびプログラマブルレジスタ７を備える。 - 特許庁

At least one capacitor (16sd) is made available during the first phase of a clock signal having a programmable duty cycle from a sigma/delta modulator (20) by controlling at least one switcher (18sd) corresponding to the clock signal, and during the second phase of the clock signal, the capacitor (16sd) is made unavailable.例文帳に追加

シグマ・デルタ変調器（２０）からのプログラム可能なデューティ・サイクルを有するクロック信号で少なくとも１個の切り替え装置（１８ｓｄ）を制御して、クロック信号の第１の相の間は少なくとも１個の前記コンデンサ（１６ｓｄ）を使用可能にし、クロック信号の第２の相の間は前記コンデンサ（１６ｓｄ）を使用不能にする。 - 特許庁

To sufficiently save the power of the programmable logical circuit as a whole or reduce the calorific value of the whole circuit while maintaining the processing rate of the circuit without generating a clock skew.例文帳に追加

プログラマブル論理回路において、クロックスキューを発生させることなく回路の処理速度を保ちつつ、回路全体としての十分な省電力化ないし発熱量の低減を図る。 - 特許庁

This digital system is manufactured in which, for example, a programmable delay circuit can be inserted into the clock input part of a flip flop, and the delay time of the delay circuit can be retrieved by a genetic algorithm (GA).例文帳に追加

例えば、フリップフロップのクロック入力部にプログラマブル遅延回路が挿入され、この遅延回路の遅延時間が遺伝的アルゴリズム（ＧＡ）によって探索されるディジタルシステムを製造する。 - 特許庁

The amplification factor of a PGA (programmable gain amph) 13 is controlled by a count value of a counter 12 which performs a counting action corresponding to a clock ADCK which is the sampling signal generated by the frequency synthesizer 11.例文帳に追加

この周波数シンセサイザ１１によって生成されるサンプリング信号であるクロックＡＤＣＫに応じてカウント動作を行うカウンタ１２のカウント値によって、ＰＧＡ１３の増幅率を制御する。 - 特許庁

A clock signal to be supplied to a receipt IC 20 is delayed by a programmable delay line 41 for regulating operation timing in transfer of serial data from a transmission IC 10 to the receipt IC 20.例文帳に追加

送信ＩＣ１０から受信ＩＣ２０にシリアルデータを転送する際の動作タイミングを調整するために、受信ＩＣ２０に供給するクロック信号をプログマブルディレイライン４１によって遅延させる。 - 特許庁

The programmable delay line (DL-MTX) 140 generates a delay signal DMPR resulting from delaying the clock frequency division signal MPR on the basis of the delay setting stage number DREFH and generates a delay signal ZMRP resulting from delaying the clock frequency division signal MPR0 stage.例文帳に追加

プログラマブル・ディレイライン（ＤＬ＿ＭＴＸ）１４０では、ディレイ設定段数ＤＲＥＦＨに基づいてクロック分周信号ＭＰＲを遅延した遅延信号ＤＭＰＲを生成するとともに、クロック分周信号ＭＰＲ０段の遅延を行なった遅延信号ＺＭＰＲを生成する。 - 特許庁

On a micro computer 10 which contains a CPU core 11 and a cache device 12, when a caching miss occurs in the cache device 12, a signal for stop supplying clock is generated which stops a movement of a standard clock by the number of the clock according to the number of waiting which is set for the accessed address area on a programmable waiting controller 14 for accessing a memory device which is connected outside.例文帳に追加

ＣＰＵコア１１及びキャッシュ装置１２を含むマイクロコンピュータ１０において、キャッシュ装置１２でキャッシュミスが発生したとき、外部に接続されたメモリ装置にアクセスするためのプログラマブル・ウェイト・コントローラ１４において、アクセスされるアドレス領域に対応して設定されるウェイト数に応じたクロック数だけ基準クロックの動作を停止させるクロック供給停止信号を生成する。 - 特許庁

To provide a semiconductor device that eliminates the occurrence of an erroneous comparison result just after power-down control in programmable impedance control circuit so as to attain the power-down control by a stop clock.例文帳に追加

プログラマブル・インピーダンス制御回路において、パワーダウン制御の解除直後において誤った比較結果が生ずることを解消して、ストップクロックによるパワーダウン制御を可能とした半導体装置を提供する。 - 特許庁

The programmable logic circuit device includes a plurality of computing elements 10 each of which includes a first path to which a flip flop circuit 16 having a first clock signal inputted thereto is connected and a second path to which a lookup table 12 and a flip flop circuit 14 having a second clock signal inputted thereto are connected.例文帳に追加

第１のクロック信号を入力するフリップフロップ回路１６が接続された第１の経路と、ルックアップテーブル１２と第２のクロック信号を入力するフリップフロップ回路１４とが接続された第２の経路と、を備える複数の演算器エレメント１０を本プログラマブル論理回路装置は備える。 - 特許庁

In the output component, the output from a input multiplexer 202 is clock driven by a cycle counter 200, stepped through the bit of a programmable control register 201, and connected with the D inputs of two D flip-flops 203 and 204 to transit their Q outputs with the positive and negative edges of a clock.例文帳に追加

出力構成要素では、入力マルチプレクサ２０２の出力は、サイクル・カウンタ２００でクロック駆動され、プログラム可能制御レジスタ２０１のビットを通してステップしかつ２つのＤフリップフロップ２０３と２０４のＤ入力に接続され、それらのＱ出力を、それぞれ、クロックの正エッジ、負エッジで遷移させる。 - 特許庁

An HW (Hardware) emulator part 106 operates the asynchronous circuit constructed on an FPGA (Field Programmable Gate Array) by a plurality of clock signals based on the circuit data while generating a signal in time of the metastable from the pseudo metastable generation circuit 300.例文帳に追加

ＨＷエミュレータ部１０６が、当該回路データに基づいてＦＰＧＡ上に構築された非同期回路を疑似メタステーブル発生回路３００からメタステーブル時の信号を発生させつつ複数のクロック信号により動作させる。 - 特許庁

A programmable circuit 102 is mounted with a design object circuit 106 operating synchronously with the clock signal of an operation clock creation circuit 104, and includes assertion trigger detection circuits (detection circuits) 107_1 to 107_n for creating the signal of assertion verification start to the circuit 106 and assertion condition decision type circuit (decision circuit) 108_1 to 108_n for performing the result decision of the assertion verification.例文帳に追加

プログラマブル回路１０２は、動作クロック生成回路１０４のクロック信号に同期して動作する設計対象回路１０６を実装し、回路１０６に対するアサーション検証開始の信号を生成するアサーショントリガ検出回路（検出回路）１０７＿１〜１０７＿ｎおよびアサーション検証の結果判定を行うアサーション条件判定式回路（判定回路）１０８＿１〜１０８＿ｎを含む。 - 特許庁

A method for determining a data rate in a serial interface channel for a programmable logic device operating at a clock rate includes; monitoring the channel for occurrence of a single bit transition, and concluding that the data rate is virtually a multiple of the clock rate based on detection of a plurality of single bit transitions in a predefined duration.例文帳に追加

クロックレートにおいて動作しているプログラマブルロジックデバイスのシリアルインターフェースチャネルにおけるデータレートを決定するための方法であって、この方法は、単一ビット遷移の発生について、チャネルをモニタすることと、所定の継続時間における複数個の単一ビット遷移の検出に基づいて、データレートは実質的にクロックレートの倍数であると結論付けることとを包含する、方法。 - 特許庁

Thus, the clock skew between function blocks 3 and 4 is reduced even if a difference between internal source voltages V1 and V2 supplied to the function blocks 3 and 4 is large, by providing programmable delay circuits 8 and 9 which can program the delay time arbitrarily in advance.例文帳に追加

このように、予め任意に遅延時間をプログラムすることができるプログラマブル遅延回路８，９を設けたことによって、機能ブロック３，４に供給される内部電源電圧Ｖ１，Ｖ２の差が大きい場合でも、機能ブロック３，４間のクロックスキューを低減することができる。 - 特許庁

A counter circuit (CNT) 120 counts a reference delay stage number DREF equivalent to one period of the clock, a duty adjustment circuit (DUTY-ADJ) 130 calculates a delay setting stage number DREFH on the basis of the reference delay stage number DREF and outputs it to the programmable delay line (DL-MTX) 140.例文帳に追加

カウント回路（ＣＮＴ）１２０は、クロックの１周期に相当する基準ディレイ段数ＤＲＥＦをカウントし、デューティ調整回路（ＤＵＴＹ＿ＡＤＪ）１３０は、基準ディレイ段数ＤＲＥＦに基づいてディレイ設定段数ＤＲＥＦＨを算出し、プログラマブル・ディレイライン（ＤＬ＿ＭＴＸ）１４０へ出力する。 - 特許庁

This microprocessor for sequence control which is programmable and controls sequences through state transition has a sate register 9 which holds a state to be processed in the next sampling period in each processing channel, receives a sampling clock and a channel processing request and executes each channel processing in every sampling period with a program corresponding to a state held by the register 9.例文帳に追加

プログラム可能で、状態遷移によりシーケンスを制御するシーケンス制御用マイクロコントローラであって、各処理チャネル毎に次のサンプリング周期に処理すべき状態を保持する状態レジスタを有し、サンプリングクロック及びチャネル処理要求を受けて、各チャネルの処理を前記状態レジスタに保持されている状態に応じたプログラムでサンプリング周期毎に実行する。 - 特許庁