「shared cache」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

A disk array controller 10 is equipped with host directors 161 and 162 which are provided respectively one in each of hosts 121 and 122, and conduct I/O processing in disk drives 141 and 142 by controlling I/O requests from the hosts 121 and 122 and with a shared memory 18 which is shared by the host directors 161 and 162, and comprises a disk cache.例文帳に追加

ディスクアレイ制御装置１０は、ホスト１２１，１２２に一つずつ設けられるとともにホスト１２１，１２２からのＩ／Ｏ要求を制御してディスクドライブ１４１，１４２とのＩ／Ｏ処理を実行するホストディレクタ１６１，１６２と、ホストディレクタ１６１，１６２に共用されるとともにディスクキャッシュを構成する共用メモリ１８とを備えたものである。 - 特許庁

Inter-processor communication is used as penalty, and the result of the combination of the processor and task for avoiding penalty most is adopted so that it is possible to realize the consistency of the whole system between the data cache and the shared memory while using the most efficient processing procedures.例文帳に追加

プロセッサ間での通信をペナルティとして、最もペナルティを避けたプロセッサとタスクの組み合わせの結果を採用することで、最も効率の良い処理手順を使いつつ、データキャッシュ−共有メモリ間のシステム全体の整合性をとる。 - 特許庁

When a request changes exclusive access to a cache block at the active device D1 to a shared state with the active device D2, the sending of the data from the D1 terminates the D1's exclusive access right and the arrival of the data at the D2 initiates its access right.例文帳に追加

要求がＤ１でのキャッシュ・ブロックへの排他的アクセスをＤ２との共用状態に変更すると、Ｄ１からデータを送信することがＤ１の排他的アクセス権を終了させ、Ｄ２でのデータの到達がそのアクセス権を開始させる。 - 特許庁

Inter-processor communication is used as penalty, and the result of the combination of the processor and the task for preventing penalty most is adopted so that it is possible to realize the consistency of the whole system between the data cache and the shared memory while using the most efficient processing procedure.例文帳に追加

プロセッサ間での通信をペナルティとして、最もペナルティを避けたプロセッサとタスクの組合せの結果を採用することで、最も効率の良い処理手順を使いつつ、データキャッシュ−共有メモリ間のシステム全体の整合性をとる。 - 特許庁

The data management device is characterized by that it is provided with a plurality of processors carrying out a writing process and reading process of data in response to a request from the outside, one or more external storages storing data, and at least a shared cache device shared by the plurality of processors to temporarily store data to be read or written in regard to the external storages.例文帳に追加

外部からの要求に応じて，データの書き込み処理および読み出し処理を行う複数のプロセッサと；データが格納される１または２以上の外部記憶装置と；複数のプロセッサによって共有され，少なくとも外部記憶装置に読み書きされるデータを一時記憶する共有キャッシュ装置と；を備えることを特徴とする，データ管理装置が提供される。 - 特許庁

The number of paths from each SM selector to the shared memories 160a, 160b is then made less than the number of paths from the plurality of MP sections to each SM selectors, and the number of paths from each CM selector to the cache memories 170a, 170b is made less than the number of paths from the plurality of MP sections to each CM selector.例文帳に追加

そして、複数のＭＰ部から各ＳＭセレクタへのパス数より各ＳＭセレクタから共有メモリ160a,160bへのパス数の方を少なく、複数のＭＰ部から各ＣＭセレクタへのパス数より各ＣＭセレクタからキャッシュメモリ170a,170bへのパス数の方を少なくする。 - 特許庁

The resources include at least one of: (i) allocated portions of communication bandwidths between the processors 102 and one or more input/output devices 110; (ii) allocated portions of space within a shared memory 106 used by the processors 102; and (iii) sets of cache memory lines used by the processors 102.例文帳に追加

リソースは、（i）プロセッサ１０２と入出力デバイス１１０との間の通信バンド幅の割り当て分、（ii）プロセッサ１０２によって使用される共有メモリ１０６内のスペースの割り当て分、および（iii）プロセッサ１０２によって使用されるキャッシュメモリラインのセット、のうち少なくとも一つを含む。 - 特許庁

The single-chip multiprocessor comprises a plurality of processing elements 16, including a CPU 20, a network interface 32 connected to the CPU, an adjustable pre-fetch instruction cache 24 directly connected to the CPU and the network interface, and a data transfer controller 30 directly connected to the CPU; and a centralized shared memory 28 connected to each processing element and shared by each processing element.例文帳に追加

ＣＰＵ２０と、該ＣＰＵに接続しているネットワークインタフェース３２と、該ＣＰＵと該ネットワークインタフェースに直接接続しているアジャスタブルプリフェッチ命令キャッシュ２４と、該ＣＰＵに直接接続しているデータ転送コントローラ３０とを含んでなる複数のプロセッシングエレメント１６と、各プロセッシングエレメントに接続し各プロセッシングエレメントによって共有される集中共有メモリ２８とを含んでなるシングルチップマルチプロセッサ。 - 特許庁

To provide a method and a structure for allocating/deallocating a resource to/from a request side process or "an agent" on the basis of a reference history and a demand for balancing allocation of a shared resource (a cache line or a buffer, for example) with respect to addition.例文帳に追加

付加に関して共用リソース（たとえば、キャッシュ・ラインまたはバッファ）の割振りのバランスを取るための方法および構造であって、その参照履歴および需要に基づいて、要求側プロセスまたは「エージェント」に対して前記リソースが割り振られる／割振り解除される方法および構造を提供すること。 - 特許庁

A three-dimensional bus is formed by arraying devices, composed of memory units, etc., and bus controllers, symmetrically in stages at 90° on both the surfaces of a mother board which is mounted with a common cache memory unit 2 of tens of GB inside and arranged in the center, and the memories are shared and made accessible.例文帳に追加

内部に数十GBの共有キャッシュ・メモリーユニット２を搭載し、中央に配設されたマザーボードの両面に、９０度の角度をもって、メモリーユニット等のユニットとバスコントローラーとから成るデバイスを複数多段に対称的に配列することにより立体バスを形成し、複数のメモリーを共有化してアクセス可能とする。 - 特許庁

To improve the processing speed of a multi-processor system in which a cache memory is shared by a plurality of processors by eliminating any miss hit (inter-processor competition mistake) to be generated due to the replacement of the copy of a block to be accessed by a certain processor with the copy of a block to be accessed by the other processor.例文帳に追加

複数のプロセッサがキャッシュメモリを共有するマルチプロセッサシステムにおいて、或るプロセッサがアクセス対象にしているブロックの写しが、他のプロセッサがアクセス対象にしているブロックの写しで置き換えられることに起因して発生するミスヒット（プロセッサ間の競合ミス）をなくすことにより、マルチプロセッサシステムの処理速度を向上させる。 - 特許庁

In a processor 101 on the side assuring a store sequence, when store access 127 started after a store sequence assurance request 133 is reflected in a shared memory 120, a sequence assurance flag 136 is set, and when store access 125 before the request 133 is reflected in the memory 120 or in the cache 124 of another processor 102, it is reset.例文帳に追加

ストア順序を保証する側のプロセッサ１０１において、ストア順序保証リクエスト１３３以降に開始したストアアクセス１２７が共有メモリ１２０に反映されると順序保証フラグ１３６がセットされ、該リクエスト１３３以前のストアアクセス１２５が共有メモリ１２０および他プロセッサ１０２のキャッシュ１２４に反映されるとリセットされる。 - 特許庁

The single-chip multiprocessor includes processing elements 16 each including a CPU 20, a network interface 32 connected to the CPU, an adjustable prefetch instruction cache 24 connected directly to the CPU and network interface, and a data transfer controller 30 connected directly to the CPU and a concentrated common memory 28 which is connected to the respective processing elements and shared by the processing elements.例文帳に追加

ＣＰＵ２０と、該ＣＰＵに接続しているネットワークインタフェース３２と、該ＣＰＵと該ネットワークインタフェースに直接接続しているアジャスタブルプリフェッチ命令キャッシュ２４と、該ＣＰＵに直接接続しているデータ転送コントローラ３０とを含んでなる複数のプロセッシングエレメント１６と、各プロセッシングエレメントに接続し各プロセッシングエレメントによって共有される集中共有メモリ２８とを含んでなるシングルチップマルチプロセッサ。 - 特許庁