「shared cache」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

The status information 105: stores information indicating with which processing unit the cache line is shared in bits S1 to S4; and stores information indicating whether the data of the cache line are rewritten or not in a bit m.例文帳に追加

状態情報105は、どのプロセッシングユニットとキャッシュラインを共有しているかを示す情報をS1〜S4ビットに保持し、また、そのキャッシュラインのデータが書き替えられたか否かの情報をmビットに保持している。 - 特許庁

When simulating a system LSI having a plurality of processors executing a plurality of tasks and a snoop cache shared by the respective processors, operation of the snoop cache is monitored.例文帳に追加

複数のタスクを実行する複数のプロセッサと、各プロセッサによって共有されるスヌープ機能付きキャッシュとを具備するシステムＬＳＩをシミュレーションする際に、スヌープ機能付きキャッシュの動作を監視する。 - 特許庁

The cache classes use a very high abstraction and allow you to create new cache containers, so you could store the data in a database, shared memory or wherever you like. 例文帳に追加

キャッシュクラスは非常に高いレベルでの抽象化を行っており、新しいキャッシュコンテナを作成することが可能です。 そのため、データベースでも共有メモリでも、お望みの場所にデータを保存することができます。 - PEAR

Since the plurality of processing units configuring a multiprocessor system manage cache lines each of which is stored in the cache memory, status information 105 indicating with which processing unit the tag information composed of a partial bit field of main storage address information and the data of its cache line are shared is stored together with the cache line.例文帳に追加

マルチプロセッサシステムを構成する複数のプロセッシングユニットは、キャッシュメモリに保持されるキャッシュラインを管理するため、主記憶アドレス情報の一部のビットフィールドからなるタグ情報、そのキャッシュラインのデータがどのプロセッシングユニットと共有されているかを示す状態情報をキャッシュラインと共に保持する。 - 特許庁

Next, when the host 32 reads the data of the block, it erroneously hits the cache 42 and requests read of the data to the shared disk 2.例文帳に追加

次に、ホスト３２が当該ブロックのデータを読み出す場合、キャッシュ４２にミスヒットし、共有ディスク２に当該データの読み出しを要求する。 - 特許庁

To provide a cache coherency protocol having five states: Modified, Exclusive, Shared, Invalid and Forward (MESIF).例文帳に追加

修正、排他的、共有、無効、及びフォワード（MESIF）の5つの状態を有するキャッシュ・コヒーレント・プロトコルを本明細書及び特許請求の範囲に記載する。 - 特許庁

To provide a shared cache server that are sharable and usable among a plurality of groups in common networks wherein the plurality of groups are virtually separated.例文帳に追加

複数のグループが仮想的に分離された共通ネットワークにおいて、グループ間で共有して使用できる共有キャッシュサーバを提供する。 - 特許庁

When a host 31 writes data in a cache 41, such a fact and information of a data block are notified to the shared disk 2 and the hosts 31 to 3n.例文帳に追加

ホスト３１がキャッシュ４１にデータを書き込む場合、その旨及びデータブロックの情報を共有ディスク２及びホスト３１〜３ｎに通知する。 - 特許庁

This CPU system includes a cache memory system where a dedicated write port for maintaining and controlling coherency from a shared system side is separated from an access port from a CPU side by making the cache memory system in the CPU have many ports.例文帳に追加

ＣＰＵ内キャッシュメモリシステム多ポート化により、共有システム側からのコヒーレンシ維持制御の為の専用ライトポートとＣＰＵ側からのアクセスポートとを分離したキャッシュメモリシステムを内蔵するＣＰＵシステム。 - 特許庁

Consequently, when data specified with the same address are shared among a plurality of cache memories, the data can be made ineffective in the cache memory other than cache memory corresponding to the processor including the address in its responsible area, thereby the sharing rate of data can be lowered.例文帳に追加

それゆえに、複数キャッシュメモリ間において、同一アドレスで指定されるデータが共有されている場合には、該アドレスを自己の責任領域に含むプロセッサに対応のキャッシュメモリを除く他のキャッシュメモリにおいて該データを無効にできるから、データの共有率を低くできる。 - 特許庁

To provide a disk controller having a cache memory part and a shared memory part capable of making it unnecessary to increase the number of the shared memory part, and preventing access performance form being deteriorated.例文帳に追加

キュッシュメモリ部と共有メモリ部の二種類のメモリを有するディスク制御装置において、キュッシュメモリ部を増設に応じて、共有メモリ部を増設する必要をなくし、しかも、アクセス性能を低下させないようにする。 - 特許庁

The cache memory functions as a shared FIFO memory when used for communication between the processors in a multi-processor system, and data that have been used are deleted automatically.例文帳に追加

このキャッシュメモリをマルチプロセッサシステムにおけるプロセッサ間通信に利用すると、共有ＦＩＦＯとして機能し、使用済データは自動的に削除される。 - 特許庁

The filter manager manages cache of the file name information structure including information which can be shared among various filter drivers and transfers file name query of the filter drivers.例文帳に追加

フィルタマネージャは、種々のフィルタドライバ間でシェアできる情報を含むファイルネーム情報構造のキャッシュを管理し、フィルタドライバのファイルネームケリーを譲渡する。 - 特許庁

To provide a dispersed and shared memory type multi-processor system capable of improving the performance of the whole system by reducing the load on a bus and increasing the hit rate of a cache.例文帳に追加

バスへの負荷を減らし、キャッシュのヒット率を上げてシステム全体の性能を向上可能な分散共有メモリ型マルチプロセッサシステムを提供する。 - 特許庁

An access path 10 shared by a host interface part 4 or a disk interface part 6 in order to access the cache memory part 7 is constituted of the full duplex path.例文帳に追加

ホストインターフェース部４又はディスクインターフェース部６がキャッシュメモリ部７をアクセスする為に共有するアクセスパス１０を全二重パスで構成する。 - 特許庁

To reduce an access time from each functional block to a shared memory, while reducing capacity of a cache memory when a plurality of functional blocks share one shared memory for accessing a data processor and the shared memory for example in a video camera.例文帳に追加

本発明は、データ処理装置及び共有メモリのアクセス方法に関し、例えばビデオカメラに適用して、複数の機能ブロックで１つの共有メモリを共用する構成において、キャッシュメモリの容量を削減しつつ、各機能ブロックの共有メモリへのアクセス時間を短縮する。 - 特許庁

A plurality of host adapters (upper interfaces) 1 to be connected with an host CPU, a plurality of disk adapters (interfaces on the side of the storage device) 2 to be connected with an array disk 5, and a cache memory 3 for temporary storage to be shared by these adapters, are installed attachably and detachably on a common bus 4 shared by these adapters and the cache memory.例文帳に追加

上位ＣＰＵと接続される複数のホストアダプタ（上位側インタフェース）１と、アレイディスク５と接続される複数のディスクアダプタ（記憶装置側インタフェース）２と、これらのアダプタに共用される一時記憶用キャッシュメモリ３とは、これらアダプタ及びキャッシュメモリに共用されるコモンバス４上に挿抜自在に取り付けられる。 - 特許庁

In a comparator circuit 208, at the time of the hit judgement of a way when the processor of a certain section accesses a shared cache memory, only the way allocated beforehand corresponding to active signals outputted when the processor accesses the shared cache memory among the ways in a set specified at the time of access is the object of the hit judgement.例文帳に追加

比較回路２０８は、ある区画のプロセッサが共有キャッシュメモリにアクセス時のウェイのヒット判定時に、アクセス時に指定されたセットにおけるウェイのうちプロセッサが前記共有キャッシュメモリにアクセス時に出力されるアクティブ信号対応に予め割り当てたウェイのみをヒット判定の対象とする。 - 特許庁

When a processor PRi performs write to the block of a shared state on a cache CMi, the update is reflected not only the cache CMi but also a memory MMi so that the latest block exists in the memory MMi as well.例文帳に追加

プロセッサＰＲｉがキャッシュＣＭｉ上の共有状態にあるブロックに対して書き込みを行ったときに、その更新をキャッシュＣＭｉだけでなくメモリＭＭｉにも反映し、最新のブロックがメモリＭＭｉにも存在するようにする。 - 特許庁

A plurality of processing units each including a cache memory are mutually connected through a mutual connection means and connected to a main storage 150 shared by the plurality of units.例文帳に追加

キャッシュメモリを持つ複数のプロセッシングユニットが、相互接続手段を介して相互に接続され、また、複数のユニットで共有する主記憶150に接続されて構成されている。 - 特許庁

An access request to the cache memory part 7 which is issued through the shared access path 10 is controlled so that a read access and a write access are alternately issued.例文帳に追加

そして、この共有するアクセスパス１０を経由して発行されるキャッシュメモリ部７へのアクセス要求がリードアクセス、ライトアクセス交互に発行されるように制御する。 - 特許庁

In one embodiment, the newly created copy is placed in the F state and the cache line previously in the F state is put in the Shared (S) state, or the Invalid (I) state.例文帳に追加

一実施例では、新たに作成される複製がF状態に置かれ、先行してF状態にあったキャッシュ・ラインは共有（S）状態又は無効（I）状態に置かれる。 - 特許庁

A cache controller 18 expresses the state of data blocks in six states newly adding write enable W to invalid I, shared S, exclusive E, modify M and sharing change O.例文帳に追加

キャッシュコントローラ１８は、データブロックの状態を、無効Ｉ、共有Ｓ、排他系Ｅ、変更Ｍ、共有変更Ｏに新たに書込可能Ｗを加えた６状態で表現する。 - 特許庁

In this case, the shared sense circuit selectively connects the latch input node to the reference potential in response to the voltage of the sense node and the voltage of the first cache latch node.例文帳に追加

ここで、共有感知回路は感知ノードの電圧及び第１キャッシュラッチノードの電圧に回答して、ラッチ入力ノードを参照電位に選択的に連結する。 - 特許庁

A storage system comprises a plurality of kinds of packages, such as channel adapters 20, cache switches 30, disk adapters 40, basic memory board parts 50, a shared memory 52, cache memories 55, 62, memory board extensions 60, and disk drives 210, 220.例文帳に追加

記憶装置システムは、各チャネルアダプタ２０、各キャッシュスイッチ３０、各ディスクアダプタ４０、各メモリボード基本部５０、共有メモリ５２、キャッシュメモリ５５，６２、各メモリボード増設部６０、各ディスクドライブ２１０，２２０のように、複数種類のパッケージから構成される。 - 特許庁

To guarantee the consistency of cache data based on a directory system in simple configuration without lowering the performance of a multiprocessor system concerning the system in which plural processors and a shared memory are mutually coupled and the respective processors locally have cache memories.例文帳に追加

本発明は、複数のプロセッサと共有メモリが相互に結合され、各々のプロセッサがキャッシュメモリをローカルに持つマルチプロセッサシステムにおいて、ディレクトリ方式によるキャッシュデータの一貫性を、システムのパフォーマンスを下げることなく、簡易な構成で保証する。 - 特許庁

Since the area is arranged in an area designated to be outside a cache object within a memory space when the programs are carried out, the shared data are not copied to the cache memories, and only values on the main memory are always referred to/updated.例文帳に追加

この領域はプログラムの実行時、メモリ空間内でキャッシュ対象外として指定された領域に配置されるので、共有データはキャッシュ・メモリに複写されることがなく、常に主記憶上の唯一の値が参照・更新されることになる。 - 特許庁

In the multiprocessor system 100, a memory manager 200 makes a processor 110 execute matching processing while ensuring the matching property between a data cache 116 and a shared memory 158 of the processor 110 on condition that the address of a read request from a processor 120 is contained in the range of addresses for which the matching property of the data cache 116 and the shared memory 158 is requested.例文帳に追加

マルチプロセッサシステム１００におけるメモリマネージャ２００は、プロセッサ１２０からのリード要求のアドレスが、プロセッサ１１０のデータキャッシュ１１６と共有メモリ１５８との整合性が要求されるアドレスの範囲に含まれることを条件に、データキャッシュ１１６と共有メモリ１５８との整合性を保つ整合処理をプロセッサ１１０に実行せしめる。 - 特許庁

The cache memory which includes respectively parted address areas and is shared among respectively parted entities includes a cache segregator which dynamically divides storage areas allocated to plural entities, without causing the entities to disturb one another.例文帳に追加

それぞれ分断されたアドレス領域を含み、別々に分断された複数のエンティティの間に共有されるキャッシュメモリは、各エンティティを相互に妨害させることなく複数のエンティティそれぞれにアロケートされた記憶領域を動的に分割するキャッシュセグレゲータを含む。 - 特許庁

If the cache data are effective, a response message showing that it is effective is sent back, and if it is not effective, a response message including shared data and the update information is sent back.例文帳に追加

当該キャッシュデータが有効であれば有効であることを示す応答メッセージを返信し、有効でなければ共有データと更新情報を含む応答メッセージを返信する。 - 特許庁

An I/O processor transfers the access to the data stored in the storage device to a cache memory and transfers the command to back up the data stored in the storage device to a shared memory.例文帳に追加

Ｉ／Ｏプロセッサは、記憶装置に格納されたデータへのアクセスをキャシュメモリに転送するとともに、記憶装置に格納されたデータのバックアップの指示を共有メモリに転送する。 - 特許庁

This directory is a divided non-dense directory for a distributed shared memory multi-processor system in which plural nodes are provided, and each node includes plural processors, and each processor has a related cache.例文帳に追加

多数のノードを伴い、各ノードが複数のプロセッサを含み、各プロセッサが関連キャッシュを有する、分散共有メモリ・マルチプロセッサ・システムのための分割疎ディレクトリを提供する。 - 特許庁

To provide an access management device, an information processor, and an access management method for managing arbitration frequency when a plurality of processors perform access to a shared resource by suppressing a cache or a buffer.例文帳に追加

複数のプロセッサが共有リソースにアクセスする際の調停頻度を、キャッシュやバッファを抑制するアクセス管理装置、情報処理装置及びアクセス管理方法を提供すること。 - 特許庁

The access vector cache (AVC) module, which is a common library shared by the object managers, provides for the coordination of the policy between the object manager and the security server. 例文帳に追加

アクセスベクトルキャッシュ（AVC）モジュールは複数のオブジェクトマネージャによって共有される共通ライブラリの一つであり、オブジェクトマネージャとセキュリティサーバとの間のポリシーの調整に備えるものである。 - コンピューター用語辞典

This disk array controller provided with a channel IF part, a disk IF part, a cache memory part and a shared memory part and plural disk array control units to read/write data, has a mutual coupling network to connect the shared memories in the plural disk array control units and a mutual coupling network to connect the cache memory parts in the plural disk array control units are provided.例文帳に追加

チャネルＩＦ部と、ディスクＩＦ部と、キャッシュメモリ部と、共有メモリ部とを有し、データのリード／ライトを行うディスクアレイ制御ユニットを、複数ユニット有するディスクアレイ制御装置において、複数のディスクアレイ制御ユニット内の共有メモリ部間を接続する相互結合網と、複数のディスクアレイ制御ユニット内のキャッシュメモリ部間を接続する相互結合網を有する。 - 特許庁

The address range of an associativity set in the higher level cache is distributed among all the associativity sets in the lower level cache within the same congruence group, so that these lower level associativity sets are effectively shared by all associativity sets in the same congruence group in the higher level.例文帳に追加

高レベル・キャッシュにおける連想セットのアドレス範囲は同じ一致グループにおける低レベルキャッシュ内の連想セットにすべて分散され、従って、これらの低レベル・キャッシュの連想セットは同じ一致グループにおける高レベル・キャッシュ内のすべての連想セットによって効果的に共用される。 - 特許庁

To provide a shared memory parallel computer in which a plurality of processors are accessible to an arbitrary memory with equally high performance, there are fewer hardware materials for maintaining consistency of a cache, and an increase in cache capacity by enhancing the processor can easily be dealt with.例文帳に追加

多数のプロセッサが任意のメモリに対して等しく高い性能でアクセス可能であり、キャッシュの整合性を保つためのハードウェア物量が小さく、かつプロセッサのエンハンスによるキャッシュ容量の増加に容易に対応可能な共有メモリ型並列計算機を提供する。 - 特許庁

To prevent the deterioration of actual performance due to the generation of a request for invalidating cache by preventing the false sharing, wherein different processors update the values of arrayed elements included in the same cache line at the time of the conventional loop scheduling for parallel executing compilers for a shared memory type parallel computer.例文帳に追加

共有メモリ型並列計算機向けの並列化コンパイラにおける従来のループスケジューリングでは、異なるプロセッサが同一のキャッシュラインに含まれる配列要素の値を更新するフォールスシェアリングが起こり、キャッシュの無効化要求が発生して実行性能が低下する。 - 特許庁

The shared memory 107 in the custom IC 103 only stores data in an I/O device 112, a shared memory address space is mapped to another area or another bank different from a program or work area used by a CPU 101, and an address conversion circuit 201 is provided for converting into an address for cache miss.例文帳に追加

カスタムＩＣ１０３内にある共有メモリ１０７はＩ／Ｏデバイス１１２のデータのみを格納し、共有メモリアドレス空間はＣＰＵ１０１が使用するプログラム、ワークエリアとは別のエリアまたは、別バンクにマッピングし、キャッシュミスするアドレスに変換するアドレス変換回路２０１を備える。 - 特許庁

In such a case, wiring connecting respective parts is shown as a shared memory path group 150, a path group 151 connecting the channel IF parts, the disk IF parts and the select logical parts and a path group 152 connecting the select logical parts and the cache memory parts.例文帳に追加

この時各部を結ぶ配線が、共有メモリパス群150、チャネルＩＦ部およびディスクＩＦ部とセレクト論理部を接続するパス群151、セレクト論理部とキャッシュメモリ部を結ぶパス郡152として示してある。 - 特許庁

A parallel processing processor system 203 includes a plurality of processor elements (PE1 to PE3) each of which has a DSP 301, an instruction cache 302, and a local memory 303 for image, and a shared memory 304.例文帳に追加

並列処理プロセッサシステム２０３は、それぞれＤＳＰ３０１、命令キャッシュ３０２、画像用ローカルメモリ３０３を含む複数のプロセッサエレメント（ＰＥ１〜ＰＥ３）と、共有メモリ３０４とを備える。 - 特許庁

A storage controlling part 107 stores shared/occupied states of threads in an occupancy flag 111 and occupied thread ID in an ID register 112 for each way of a cache 110 according to designation by software, statistical information of hardware resources, etc.例文帳に追加

記憶制御部107 は，ソフトウェアによる指定，ハードウェア資源の統計情報などにより，キャッシュ110 のウェイごとに，スレッドの共有／占有状態を占有フラグ111 に，占有するスレッドIDをIDレジスタ112 に保持する。 - 特許庁

When the designated address is within the range of the lower limit address and the upper limit address, the address comparison part 135 validates a first path for accessing a shared memory 200 through a cache 121.例文帳に追加

指定されたアドレスが、下限アドレス以上であり、且つ上限アドレス以下である場合、アドレス比較部１３５は、キャッシュ１２１を介して共有メモリ２００にアクセスする第１の経路を有効にする。 - 特許庁

To provide a disk array control device considering characteristics of data stored in a cache memory and a shared memory and access characteristics to these memories and having high throughput and a short response time.例文帳に追加

キャッシュメモリ及び共有メモリに格納されるデータの特性及びこれらのメモリへのアクセス特性を考慮した、スループットが高く、かつ、応答時間の短いディスクアレイ制御装置を提供することにある。 - 特許庁

To provide an inclusive shared cache among a plurality of core-cache clusters.例文帳に追加

一実施例では、本発明は、複数のコアキャッシュ・クラスタを含むマルチコア・プロセッサの第１のスケーラビリティ・エージェントにおいてシステム相互接続インタフェースから要求データを受信し、要求側コアを含む第１のコアキャッシュ・クラスタの局所キャッシュの線に要求データを記憶し、線のタグ・アレイのベクトルにおけるクラスタ・フィールド及びコア・フィールドを更新する方法を含む。 - 特許庁