これにより、プロセッサコア部１０１の既存の機能を使用して複数のメモリバンク１０２〜１０５を同時にテストできる。例文帳に追加

Thereby, the plurality of memory banks 102∼105 can be tested simultaneously by using an existing function of the processor core section 101. - 特許庁

テストパタンの再活性化手法をテストパタン生成工程において繰り返すことによるテストパタン圧縮機能、及び当該繰り返し工程において用いられる複数のテストパタンの中から最も多くの未検出故障を検出するテストパタンを識別することによるテストパタン圧縮機能を、ＰＰＰＦ故障シミュレーション手法を用いることで同時に高速に両立する。例文帳に追加

A test pattern compressing function by repeating a test pattern reactivating technique in a test pattern creating process and a test pattern compressing function by discriminating a test pattern which detects the largest number of undetected failures from among a plurality of test patterns used in the repeated process are simultaneously made compatible at a high speed by using a PPPF failure simulation technique. - 特許庁

チップ上の機能ブロックを実動作よりも、広範囲かつ同時に動作させても、チップを誤動作させないテストパターンを作成できる半導体集積回路テスト設計支援装置を提供する。例文帳に追加

To provide a semiconductor integrated circuit test design support device capable of creating a test pattern preventing malfunction of a chip even when simultaneously operating functional blocks on the chip in a range wider than actual operation. - 特許庁

異なるテストレートでの複数のＤＵＴ（試験対象）の同時試験や、同一ＤＵＴでの複数の異なる機能別の並列試験を実現する。例文帳に追加

To realize a simultaneous test of a plurality of DUTs (test objects) at different test rates and to realize a parallel test of a plurality of different functions in an identical DUT. - 特許庁

半導体集積回路装置の静的消費電流テストや複数の機能回路の電気的特性を複数の半導体集積回路装置で同時に行っても、半導体集積回路装置個々の静的消費電流特性や複数の機能回路の電気的特性を高い精度で測定可能とする。例文帳に追加

To obtain high-occuracy measurement of discrete static current consumption properties of semiconductor integrated circuit device each and the electrical characteristics of a plurality of function circuits, even if a plurality of semiconductor integrated circuit devices are tested simultaneously for the static current consumption test of them and the electrical characteristics of the plurality of function circuits. - 特許庁

ＢＩＳＴ回路の構成を変更せずにそのままの構成にし、かつ余分な外部端子を設けずに目標アドレスアクセスタイム性能の合否判定を、従来の機能テスト判定と同時に判定させるようにした半導体集積回路装置を提供する。例文帳に追加

To provide a semiconductor integrated circuit device in which the device is constituted of a BIST circuit without changing its constitution, a decision on the result of target address access time performance and a decision on conventional function tests are simultaneously performed without providing needless external terminals. - 特許庁

データ線方向に並列に多数接続されたメモリセルへの同時書込みアクセス、すなわち、セル多重選択は、メモリ機能的に禁止であり、前記のような構成のメモリアレイでは、書込みアクセスが長く、テスト時間の短縮が図れない。例文帳に追加

To solve problems that a simultaneous write access to a number of memory cells connected in parallel in a data line direction, i.e. multiplex selection, is inhibited as a memory function, and in a memory array of the above constitution, a write access time is long and test time cannot be shortened. - 特許庁

それぞれの段におけるフリップフロップ１２ａ、１３ａ、１４ａにラッチされたテストパターンデータは、フリップフロップ１２ｂ、１３ｂ、１４ｂに入力される第２のクロック信号に同期して同時に機能マクロ回路１１に出力される。例文帳に追加

The test pattern data latched by the flip-flops 12a, 13a, and 14a in respective stages are simultaneously outputted to the functional macrocircuit 11 in synchronization with a second clock signal inputted into flip-flops 12b, 13b, and 14b. - 特許庁

本発明は誤接続監視システムに関し、主信号制御信号の１次側時間スイッチからテストパターンの挿入を行ない、各スイッチ盤に監視機能を持たせることで、一連の接続の正当性を確認すると同時に、各スイッチ盤間でテストパターンを監視することで誤接続の発生した箇所を特定することができる誤接続監視システムを提供することを目的としている。例文帳に追加

To provide a misconnection monitoring system that a primary time switch of a main signal control signal inserts a test pattern, a monitor function is provided to each switch panel so as to monitor the test pattern between the switch panels, and each switch panel monitors the test pattern among them to particularize the position at which misconnection takes place. - 特許庁

これにより、スピード判定回路120を、BIST回路110を内蔵した半導体集積回路装置に設けることで、新たな外部端子を追加をすることなく、半導体集積回路装置のテストの段階において、メモリ回路100の機能テストと同時に、メモリ回路100のアドレスアクセスタイム性能の合否を判定することができる。例文帳に追加

Therefore, a decision on the result of address access time performance of the memory circuit 100 and a function test of the memory circuit 100 can be simultaneously performed in a test step without adding new external terminals by providing the speed decision circuit 120 in a semiconductor integrated circuit device incorporating the BIST circuit 110. - 特許庁