1次キャッシュの英語

そして，２次キャッシュ４の診断終了後に記憶値をプロセッサ１に通知することにより，２次キャッシュ５を１個目の２次キャッシュ４と同等に見せた後，２次キャッシュの診断を行う。例文帳に追加

Then, after showing the caches 5 equivalently to the first secondary cache 4 by informing a processor 1 of a stored value after finishing the diagnosis of the cache 4, a secondary cache is diagnosed. - 特許庁

画像認識に必要な計算を、CPUの1次キャッシュあるいは2次キャッシュに格納できるデータ量にて行うことが可能な画像認識装置を提供する。例文帳に追加

To provide an image recognition device for performing calculation, with data amount that can be stored in a primary cache or a secondary cache of a CPU, necessary for image recognition. - 特許庁

本発明のデータ処理装置１は、複数の演算器１１、２１、３２、４１と、複数の１次キャッシュ１２、２２、３２、４２と、２次キャッシュ５０と、順次連続的に接続された複数のバッファキャッシュ１３、２３、３３、４３とを備えている。例文帳に追加

The data processing apparatus 1 includes: a plurality of computing units 11, 21, 31, and 41: the plurality of primary caches 12, 22, 32 and 42; a secondary cache 50; and a plurality of successively and continuously connected buffer caches 13, 23, 33, and 43. - 特許庁

全キャッシュメモリでキャッシュミスが生じると、メモリ２からの新規データは初期登録キャッシュ３２に登録され（ステップＳ４１−１）、初期登録キャッシュ３２で置き換えられたデータは２次キャッシュ３４に登録される（ステップＳ４１−２）。例文帳に追加

If a cache error occurs in any of cache memories, new data from the memory 2 is registered in the initial registration cache 32(step S41-1), and data replaced in the initial registration cache 32 is registered in the secondary cache 34(step S41-2). - 特許庁

０番目から（ｙ−１）番目までの各キャッシュラインにおける最後尾にキャッシュされる特定命令は、次のキャッシュラインにおける最後尾にキャッシュされる特定命令へのジャンプを指示する第１のジャンプ命令Ｊ１である。例文帳に追加

The specific instruction to be cached in the last tail of each of the 0th to (y-1)th cache lines is a first jump instruction J1 to instruct jump to the specific instruction to be cached to the last tail in the next cache line. - 特許庁

また、動作モードが０の時のみ制御モードの更新を行い、動作モードが１の時は次制御モードの値を用いてキャッシュ入換え処理の要否を判断する。例文帳に追加

Also, only when the operation mode is 0, the update of the control mode is executed, and when the operation mode is 1, the value of the next control mode is used to decide the necessary/unnecessary of the cache exchange processing. - 特許庁

前回のリード・アドレスと連続しない非順次アドレスへのリードである非順次リードがあったときに、第１のキャッシュ・メモリ回路２７０により該非順次アドレス、および該非順次アドレスに続くｎ個（ｎ：１以上の整数）のアドレスのデータを順次キャッシングすると共に、キャッシングしたｎ個のアドレスのデータを第２のキャッシュンメモリ回路２８０に保存する。例文帳に追加

When non-sequential reading as reading at a non-sequential address, which is not continuous to the previous read address, occurs, a first cache memory circuit 270 sequentially caches address data of the non-sequential address and n (n represents an integer not less than 1) addresses following the non-sequential address and stores the cached data of n addresses in a second cache memory circuit 280. - 特許庁