1次キャッシュの英語

さらに、１次キャッシュメモリ１のキャッシュライン１１は、データを記憶する複数のデータエントリ部１１ａと、データエントリ部１１ａに対応して、データが有効又は無効であること示す複数の有効ビット部１１ｂと、キャッシュライン１１のアドレスを記憶するアドレスエントリ部１１ｃと、を含んでいる。例文帳に追加

Furthermore, the cache line 11 of the primary cache memory 1 includes a plurality of data entry units 11a for storing data, a plurality of valid bit units 11b indicating that data are either valid or invalid correspondingly to the respective data entry units 11a, and an address entry unit 11c for storing the address of the cache line 11. - 特許庁

不揮発性メモリ１とランダムアクセスメモリ２上に用意されたバッファキャッシュ８との間のデータ転送をオペレーティングシステムで管理するバッファキャッシュ管理方法において、バッファキャッシュ８の二次記録媒体への更新内容を反映するフラッシュ動作をユーザの書き込み動作ごとに行う。例文帳に追加

In the buffer cache management method for managing data transfer between a non-volatile memory 1 and a buffer cache 8 prepared in a random access memory 2 by an operating system, flashing operation for reflecting update contents on a secondary recording medium in the cache 8 is executed in each user's writing operation. - 特許庁

前回のリード・アドレスと連続しない非順次アドレスへのリードである非順次リードがあったときに、第１のキャッシュ・メモリ回路２７０により該非順次アドレス、および該非順次アドレスに続くｎ個（ｎ：１以上の整数）のアドレスのデータを順次キャッシングすると共に、キャッシングしたｎ個のアドレスのデータを第２のキャッシュンメモリ回路２８０に保存する。例文帳に追加

When non-sequential reading as reading at a non-sequential address, which is not continuous to the previous read address, occurs, a first cache memory circuit 270 sequentially caches address data of the non-sequential address and n (n represents an integer not less than 1) addresses following the non-sequential address and stores the cached data of n addresses in a second cache memory circuit 280. - 特許庁

ＣＰＵから供給されたライトアドレス１２０がアドレスアレイ１に含まれ、ヒット判定回路３によってキャッシュヒットが判定された場合、Ｆ／Ｆ１０〜１３によって、そのキャッシュヒットの判定の次のクロックサイクルで、ＣＰＵから供給されたライトデータ１００（２００）がデータアレイ２に書き込まれる。例文帳に追加

In the case a write address 120 supplied from a CPU is included in an address array 1 and a hit decision circuit 3 decides a cache hit, write address 100 (200) supplied from the CPU is written to a data array 2 in a next clock cycle of the cache hit decision by F/Fs 10 to 13. - 特許庁

命令実行ユニット１はプリフェッチアドレスをプリフェッチ機構６に渡すだけで、キャッシュプリフェッチの処理を終了して次の命令の処理を開始する。例文帳に追加

The instruction executing unit 1 only sends the prefetch address to the prefetch mechanism to end processing of cache prefetch, then processing of the next instruction is started. - 特許庁

次に、波長リソース管理装置１は、ＷＤＭノード２ａ、ＷＤＭノード２ｄに指示を出し、コンテンツサーバ７Ｘ、動画配信キャッシュサーバ４Ａとの間での通信を確立させる。例文帳に追加

Then the wavelength resource management apparatus 1 gives an instruction to the WDM nodes 2a, 2d to allow them to establish communication with the contents server 7X and the moving picture distribution cache server 4A. - 特許庁

また、動作モードが０の時のみ制御モードの更新を行い、動作モードが１の時は次制御モードの値を用いてキャッシュ入換え処理の要否を判断する。例文帳に追加

Also, only when the operation mode is 0, the update of the control mode is executed, and when the operation mode is 1, the value of the next control mode is used to decide the necessary/unnecessary of the cache exchange processing. - 特許庁

本発明は、一つの書き込みデータが分割されたデータ（１）〜（３）がホストコンピュータ装置からプロトコル・DMAチップへ順次送信されるとともに、プロトコル・DMAチップにおいてすべて揃う前に、プロトコル・DMAチップは該データ（１）〜（３）を受信する都度、そのデータを直ちにキャッシュメモリへ送信する。例文帳に追加

Data (1) to (3) into which one write data is divided are sent in turn from a host computer device to a protocol DMA chip, and each time the protocol DMA chip receives any of the data (1) to (3), it immediately sends the data to the cache memory before all the data are present in the protocol DMA chip. - 特許庁