S-clkとは 意味・読み方・使い方
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意味・対訳 宇宙船搭乗時に携帯される時計の時間
「S-clk」の部分一致の例文検索結果
該当件数 : 25件
A phase detector 30 detects a phase difference between the extracted clock signal CLK-B and a system clock signal CLK-S.例文帳に追加
位相検出部３０は、抽出されたクロック信号ＣＬＫ−Ｂとシステムクロック信号ＣＬＫ−Ｓとの位相差を検出する。 - 特許庁
A PLL114 receives the delay parallel data clock (DP_CLK) to generate the serial data clock (S_CLK).例文帳に追加
ＰＬＬ１１４は、遅延並列データ・クロック（ＤＰ＿ＣＬＫ）を受けて、直列データ・クロック（Ｓ＿ＣＬＫ）を生成する。 - 特許庁
This waveform shaping circuit includes a feedback clock sampling circuit 14 which compares the phase of a reference clock CLKS with the phase of an output signal (feedback clock CLKR) and decides whether the leading edge (a) of the clock CLKS.例文帳に追加
波形整形回路は、基準クロックCLK_Sの位相と出力信号（帰還クロックCLK_R）の位相とを比較し、基準クロックCLK_Sの立上がりエッジａを、帰還クロックCLK_Rの立上がりエッジｂ及び立下がりエッジｄのいずれに合わせ込むかを判定する帰還クロックサンプリング回路１４を有している。 - 特許庁
The processor 1 has: a clock control circuit 21 which outputs a control clock signal ECLK generated on the basis of a supplied clock signal CLK according to a control signal S_CYCLE for controlling the clock signal CLK; and a plurality of serially connected ALUs 22-25.例文帳に追加
プロセッサ１は、クロック信号CLKを制御するための制御信号S_CYCLEに応じて、供給されたクロック信号CLKに基づいて生成された制御クロック信号ECLKを出力するクロック制御回路２１と、直列に接続された複数のALU２２〜２５とを有する。 - 特許庁
The data output circuit 150 takes in read-out data using directly a DLL clock CLK_-F in which a signal level of the internal clock CLK_-FF is recovered by a repeater 120, and outputs read-out data to the outside for each half cycle synchronizing the DLL clocks CLK_-F, CLK_-S.例文帳に追加
データ出力回路１５０は、リピータ１２０によって内部クロックＣＬＫ＿ＦＦの信号レベルが回復されたＤＬＬクロックＣＬＫ＿Ｆを直接使用して読出データを取込み、ＤＬＬクロックＣＬＫ＿Ｆ，ＣＬＫ＿Ｓに同期して半サイクル毎に読出データを外部へ出力する。 - 特許庁
The circuit 70a accurately recognizes the value of every word from continuous signals CMP-S without a pause on the basis of 13.5 MHz data clock D-CLK supplied by a data clock output circuit 53.例文帳に追加
ＤＡ変換回路７０ａは、休止のない連続したコンポジット信号CMP-Sから、データクロック出力回路５３が供給する13.5MHzのデータクロックD-CLKにもとづいて、１ワードごとの値を正しく認識する。 - 特許庁
The S-P conversion part 2 has the number of conversion bits fixed and is configured to be able to change conversion speed by an operation clock and uses a clock signal CLK outputted from the clock selection part 3 as the operation clock.例文帳に追加
また、Ｓ／Ｐ変換部２は、変換ビット数が固定されつつ、変換速度が動作クロックにより変更可能に構成され、クロック選択部３から出力されるクロック信号CLKを動作クロックとして用いる。 - 特許庁
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「S-clk」の部分一致の例文検索結果
該当件数 : 25件
Since the frequency of the parallel data clock (P_CLK) is lower than that of a serial data clock (S_CLK), the first relay circuit 102 can use such delay element as presents a large delay amount.例文帳に追加
並列データ・クロック（Ｐ＿ＣＬＫ）の周波数は、直列データ・クロック（Ｓ＿ＣＬＫ）の周波数に比較して低いので、第１遅延回路１０２には大きな遅延量を提供できる遅延素子を使用可能になる。 - 特許庁
A parallel-serial conversion circuit 112 reads a 8-bit parallel data out of a memory 100 according to the delay parallel data clock (DP_CLK), and converts it into a serial data according to the serial data clock (S_CLK).例文帳に追加
並直列変換回路１１２は、遅延並列データ・クロック（ＤＰ＿ＣＬＫ）に応じて８ビットの並列データをメモリ１００から読出し、直列データ・クロック（Ｓ＿ＣＬＫ）に従って直列データに変換する。 - 特許庁
One of six parallel-serial conversion circuits 51 synchronizes a parallel composite signal CMP-P with 8-bit width inputted in 13.5 MHz frequency with a bit clock B-CLK outputted by a data clock output circuit 52 and converts it into a serial composite CMP-S.例文帳に追加
６個の並列直列変換回路５１の一つは、13.5MHzの周波数で入力される８ビット幅の並列のコンポジット信号CMP-Pを、データクロック出力回路５２が出力するビットクロックB-CLKに同期して、直列のコンポジット信号CMP-Sへと変換する。 - 特許庁
When a source clock CLK_S to be inputted to a PLL circuit 160 is kept in low output, the PLL circuit 160 is disabled from being locked and an unlock detector makes high-output of an unlock signal S_UL.例文帳に追加
ＰＬＬ回路１６０へ入力されるソースクロックＣＬＫ＿Ｓはロー出力のままとなると、ＰＬＬ回路１６０はロックできなくなり、アンロック検出器がアンロック信号Ｓ＿ＵＬをハイ出力する。 - 特許庁
A power supply signal S and a reset signal R are supplied to units 1-1, 1-2, 1-3 by turning a power supply part 3 on and the power supply signal S is separated into a power supply voltage P and a clock signal CLK by the respective separation parts 8.例文帳に追加
電源部３のオンにより、電源信号Ｓとリセット信号Ｒとがユニット１−１，１−２，１−３に供給され、電源信号Ｓが、各分離部８によって、電源電圧Ｐとクロック信号ＣＬＫとに分離される。 - 特許庁
Output control of an address signal adr, and output control of ras#, cas#, we# are performed in synchronization with a modulation clock S-clk from a spread-spectrum clock generator.例文帳に追加
しかも、アドレス信号ａｄｒの出力制御及びｒａｓ＃，ｃａｓ＃，ｗｅ＃の出力制御は、スペクトラム拡散クロックジェネレータからの変調クロックＳ−ｃｌｋに同期して行われる。 - 特許庁
The shift register S/R successively outputs a start pulse XST to analog switches ASW as this output pulse in response to a clock signal CLK.例文帳に追加
シフトレジスタＳ／Ｒはクロック信号ＣＬＫに応答してスタートパルスＸＳＴを前記出力パルスとして順次アナログスイッチＡＳＷに出力する。 - 特許庁
When determined that adjustment is required, a reproduction speed adjustment part 80 adjusts the reproduction speed of the audio data ADEC so as to synchronize the audio data ADEC to the system clock CLK-S.例文帳に追加
調整が必要と判定された場合、再生速度調整部８０は、オーディオデータＡＤＥＣがシステムクロック信号ＣＬＫ−Ｓに同期するように、オーディオデータＡＤＥＣの再生速度を調整する。 - 特許庁
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