counter clock edgeとは 意味・読み方・使い方

A first counter 5A measures a phase difference in a dot clock unit between a starting edge and s finishing edge of the panel enable signal, and detects a horizontal resolution.例文帳に追加

第１のカウンタ５Ａは、パネルイネーブル信号の開始エッジと終了エッジ間の位相差をドットクロック単位で計測し、水平解像度を検出する。 - 特許庁

A second counter 22 is operated in synchronizing with a falling edge of the reference clock signal ICK and generates a second division signal RCK, which divides the frequency of the reference clock signal ICK.例文帳に追加

第２カウンタ２２は基準クロック信号ＩＣＫの立ち下がりエッジに同期動作して基準クロック信号ＩＣＫを分周した第２分周信号ＦＣＫを出力する。 - 特許庁

The rising edge of the charge clock and the falling edge of the charge clock are provided in a period with positive or negative polarity of the voltage between the plurality of the pixel electrodes and the counter electrode.例文帳に追加

複数の画素電極と前記対向電極との間の電圧の極性が正極性及び負極性の各極性の期間に、前記チャージクロックの立ち上がりエッジ及び前記チャージクロックの立ち下がりエッジを有する。 - 特許庁

Since a counter 17 starts its counting operation for a system clock with the start edge of a horizontal synchronizing pulse, its counted value indicates a phase in the horizontal line.例文帳に追加

カウンタ１７は、水平同期パルスの開始エッジでシステクロックのカウントを開始するので、カウント値が水平ライン内の位相を表す。 - 特許庁

An edge is detected from a change point of input data and a phase difference of a PLL between the input data and a recovered clock is detected on the basis of the presence of the edge detection signal and a count of a PLL counter 5.例文帳に追加

入力データの変化点からエッジを検出し、このエッジ検出信号の有無とＰＬＬカウンタの計数値から再生クロックとのＰＬＬ位相差を検出する。 - 特許庁

A counter 173 updates a count value C and outputs it to a random number value storage circuit 175 every time input is performed to the rising edge of the reference clock signals S1.例文帳に追加

カウンタ１７３は、基準クロック信号Ｓ１の立ち上がりエッヂに入力される毎に、カウント値Ｃを更新して乱数値記憶回路１７５に出力する。 - 特許庁

A first counter 21 of a divider circuit 2a is operated in synchronism with a rising edge of a reference clock signal ICK and generates a first division signal RCK, which divides the frequency of the reference clock signal ICK.例文帳に追加

分周回路２ａの第１カウンタ２１は基準クロック信号ＩＣＫの立ち上がりエッジに同期動作して基準クロック信号ＩＣＫを分周した第１分周信号ＲＣＫを出力する。 - 特許庁

A jitter removing circuit removes the jitter of a reference clock 51, and includes: a latch circuit 12 which detects edges of the reference clock 51 in synchronism with a sampling clock 52; a counter 13 which counts edge intervals of the reference clock 51; and a phase adjustment circuit 14 which adjusts a phase of the reference clock 51 on the basis of the number of counts of the respective edge intervals.例文帳に追加

本発明にかかるジッタ除去回路は、基準クロック５１のジッタを除去するジッタ除去回路であって、サンプリングクロック５２に同期して基準クロック５１のエッジを検出するラッチ回路１２と、基準クロック５１のエッジ間隔をカウントするカウンタ１３と、各エッジ間隔のカウント数に基づいて基準クロック５１の位相を調整する位相調整回路１４と、を備える。 - 特許庁