critical delay timeとは 意味・読み方・使い方

Necessary information is inputted (S101), all cells are automatically arranged (S102), the initial outline wiring for the entire net is carried out (S103), the delay time of each path is calculated in a delay analysis process 104, and a critical path violating the delay constraint value of each path.例文帳に追加

必要な情報を入力し（Ｓ１０１）、全セルの自動配置を行い（Ｓ１０２）、全ネットの初期概略配線を実行し（Ｓ１０３）、遅延解析工程１０４で各パスの遅延時間を計算し、各パスの遅延制約値を違反するクリティカルパスを抽出する。 - 特許庁

A specified delay time of an address fed from a microprocessor 11 to a memory 12 is increased at the time of normal operation, and the microprocessor 11 determines a critical delay time at which it becomes impossible to read out data corresponding to the address appropriately from the memory 12 through a latch circuit 14.例文帳に追加

マイクロプロセッサ１１からメモリ１２に供給されるアドレスに通常の動作時における所定の遅延時間を増大させ、マイクロプロセッサ１１が前記アドレスに対応するデータをメモリ１２からラッチ回路１４を経て適正に読み込むことができなくなる臨界遅延時間を求める。 - 特許庁

This system has high-speed access and an allocating procedure which enable the real-time multiplexing of delay-critical data service and non-real-time data service.例文帳に追加

該システムは、リアルタイムの、遅延クリティカルなデータ・サービスと非リアルタイム・データ・サービスとの多重化を可能にする、高速アクセスおよび割り当て手順を有する。 - 特許庁

To provide a semiconductor integrated circuit capable of adjusting the propagation delay time of a signal on a critical path on the basis of a measurement result of an influence of variations of propagation delay time caused by crosstalk due to parallel wirings on a circuit operation.例文帳に追加

並行配線によって生じるクロストークによる伝搬遅延時間の変動が回路動作に及ぼす影響を測定した結果に基づいて、クリティカルパスにおける信号の伝搬遅延時間を調整することができる半導体集積回路を提供する。 - 特許庁

Furthermore, the delay time of the address to the latch circuit 14 is increased under such a state as the address is not fed to the memory 12 but fed to the latch circuit 14 just like a short circuit, and a short circuit critical delay time at which it becomes impossible to read out the address appropriately is determined.例文帳に追加

また、前記アドレスをメモリ１２に供給することなくラッチ回路１４に短絡的に供給した状態で前記アドレスのラッチ回路１４への遅延時間を増大させ、該アドレスを適正に読み込むことができなくなる短絡臨界遅延時間を求める。 - 特許庁

A layout picture is composed of one lattice unit respectively in X and Y directions and when any violation path not satisfying a delay limit exists among the critical paths of function blocks A to E, the critical paths of function blocks A to E are displayed while being intensified and delay time is displayed for every wiring.例文帳に追加

レイアウト画面は、Ｘ方向、Ｙ方向にそれぞれ１格子単位で構成され、機能ブロックＡ乃至Ｅのクリティカルパスで遅延制約を満足していない違反パスが存在する場合、機能ブロックＡ乃至Ｅのクリティカルパスを強調表示するとともに、各配線毎に遅延時間を表示させる。 - 特許庁

To provide an input selector circuit constituted in a semiconductor integrated circuit, capable of shortening delay time while minimizing the increment of a layout area even when there are many inputs, and capable of canceling a critical pass.例文帳に追加

半導体集積回路内に構成され、多入力であっても、レイアウト面積の増加を最小限に抑えた上で、遅延時間を削減し、クリティカルパスを解消することができる入力セレクタ回路を提供すること。 - 特許庁

Using the fact that an output pulse signal OUT has a delay time (n) times as large as that of the critical path, the maximum operating frequency can be measured using the low-speed and low-cost tester.例文帳に追加

したがって、出力パルス信号ＯＵＴはクリティカルパスのｎ倍の遅延時間を有しているため、低速で、低コストのテスタを用いて最大動作周波数を測定することが可能である。 - 特許庁