dead time delayとは 意味・読み方・使い方

To reduce dead time equivalent to a difference of on/off delay time of an insulation transfer circuit without increasing the size and cost of an inverter.例文帳に追加

インバータのサイズ・コストの増大を招くことなく、絶縁伝達回路のオン・オフ遅延時間差に相当するデッドタイムを低減する。 - 特許庁

In the target transient characteristic addition calculation part 120, a dead time L in the transient characteristics expressed by (a secondary delay system + dead time) is set on the basis of a time required for synchronization with a one-way clutch.例文帳に追加

目標過渡特性付加演算部１２０においては、２次遅れ系＋むだ時間で表わされる過渡特性におけるむだ時間Ｌが、ワンウェイクラッチの同期に必要な時間に基づいて設定される。 - 特許庁

A predetermined current I2 is generated in accordance with an external resistor R1, and based on a dead time control signal S3 and a predetermined comparator signal S2, only a predetermined delay time t3 is delayed from the rising and falling of the dead time control signal S3 to form a dead time generation signal S4.例文帳に追加

外付け抵抗Ｒ１に応じて所定の電流Ｉ２を発生させ、デッドタイム制御信号Ｓ３及び所定のコンパレータ信号Ｓ２に基づいて、デッドタイム制御信号Ｓ３の立ち上がり及び立ち下がりから所定の遅延時間ｔ３だけ遅延させてデッドタイム生成信号Ｓ４を発生する。 - 特許庁

To generate a PWM waveform signal without being delayed for change of a duty value by adopting a delay counter to dead time generation and to generate the PWM waveform signal of full duty even by a dead time generation method using the delay counter.例文帳に追加

本発明の目的は、デッドタイム生成に遅延カウンタを採用してデューティ値の変更に遅れることなくＰＷＭ波形信号を発生すること、遅延カウンタを利用したデッドタイム生成方法でもフルデューティのＰＷＭ波形信号を発生する。 - 特許庁

A bidirectional shift resistor 80 controls a delay time of the application signal that is delayed by a dead time generation circuit 10 on the basis of the result of the detection.例文帳に追加

双方向シフトレジスタ８０は、デッドタイム生成回路１０が遅延させている当該印加信号の遅延時間を、この検出の結果に基づいて制御する。 - 特許庁

To set optimum control constants for the overall response characteristics (dead time and n-th delay) of an air-fuel ratio sensor.例文帳に追加

空燃比センサの応答特性全体（無駄時間とｎ次遅れ）に対して最適化した制御定数を設定できるようにする。 - 特許庁

To alleviate a calculation load more than conventional devices even though a plant model is a secondary or higher delay system including dead time.例文帳に追加

プラントモデルがむだ時間を含む２次以上の高次遅れ系であっても、演算負荷を従来より軽減できるようにする。 - 特許庁

In this configuration, the load circuit 10 can be shut off at the first delay time when the rare short circuit occurs, and the load circuit 10 can be shut off at the second delay time when the dead short circuit occurs.例文帳に追加

このような構成により、レアショート発生時には、第１の遅延時間で負荷回路１０を遮断し、デッドショート発生時には、第２の遅延時間で負荷回路１０を遮断することができる。 - 特許庁