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delay line memoryとは 意味・読み方・使い方
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意味・対訳 遅延記憶装置; 記憶装置; 遅延線メモリ
「delay line memory」の部分一致の例文検索結果
該当件数 : 56件
To reduce a memory access delay caused by data write back operation from line buffers to a memory section.例文帳に追加
ラインバッファからメモリ部へのデータ書き戻し動作によるメモリアクセス遅延を削減する。 - 特許庁
On the post-stage of the delay composition circuit 4, a line memory 5 and an adder 6 are provided.例文帳に追加
遅延合成回路４の後段に、ラインメモリ５と加算器６を設ける。 - 特許庁
The writing of a single-line memory 105 is stopped in the similar period and a line delay output of an output signal of the memory 103 is obtained.例文帳に追加
同様の周期で１ラインメモリ１０５の書き込みを停止させ、メモリ１３の出力信号のライン遅延出力を得る。 - 特許庁
In the similar term, the write of a 1-line memory 105 is stopped and the line delay output of an output signal from the memory 103 is provided.例文帳に追加
同様の周期で１ラインメモリ１０５の書き込みを停止させ、メモリ１３の出力信号のライン遅延出力を得る。 - 特許庁
To obtain a delay compensation circuit capable of performing delay compensation about a time shorter than a sampling clock period of a memory using a delay compensation unit such as a delay line etc., and capable of enlarging delay amount to be controllable in the delay compensation unit such as the delay line etc.例文帳に追加
遅延線路等の遅延補償部を用いてメモリのサンプリングクロック周期よりも短い時間の遅延補償が可能であり、かつ、遅延線路等の遅延補償部における制御可能な遅延量を拡大することの可能な遅延補償回路を実現する。 - 特許庁
In the case of write to the line memory section 13, an analog delay is absorbed, in the case of reading from the line memory section 13, an output is obtained in a timing at the design.例文帳に追加
ラインメモリ部１３への書き込み時にアナログ遅延量を吸収させ、読み出し時に設計時のタイミングで出力させる。 - 特許庁
In one-line delay operation, two CLKs to the memory 101 perform operation as one CLK.例文帳に追加
１ＬＩＮＥ遅延動作は、メモリ１０１への２ＣＬＫが同一ＣＬＫで動作を行う。 - 特許庁
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「delay line memory」の部分一致の例文検索結果
該当件数 : 56件
A delay memory 133a, 133b stores a transmission frame received from a transmission line 120a, 120b.例文帳に追加
遅延メモリ１３３ａ，１３３ｂは、伝送路１２０ａ，１２０ｂから受信した伝送フレームを蓄積する。 - 特許庁
To reduce erroneous read-out and the like occurring in a ferroelectric memory device caused by transmission delay of a plate line.例文帳に追加
プレート線の伝搬遅延により強誘電体メモリ装置に発生する誤読み出し等を低減する。 - 特許庁
Further, by adding a second line memory 7 to a first line memory 1 for phase control, an arbitrary fixed delay is realized on the bases of reference clock signal not exceeding 1 (H).例文帳に追加
また、位相調整用の第一のラインメモリ１のほかに第二のラインメモリ７を追加し、１（Ｈ）以下の基準クロック信号単位の任意の固定遅延を実現する。 - 特許庁
Delay circuits and line buffers having various lengths are realized by adopting a line memory configuration having a link structure, and the plural signal processing parts in a signal processing integrated circuit share the shared line memory.例文帳に追加
リンク構造を持ったラインメモリ構成をとることで、様々な長さの遅延回路やラインバッファを実現し、信号処理集積回路内の複数の信号処理部で共用するラインメモリをシェアリングする。 - 特許庁
This line memory consists of plural line segments and a register group showing the connection information of the line segments, and a line memory 4 needed by each of signal processing parts 1 and 2 to obtain a delay signal is realized by cascading one or more line segments.例文帳に追加
ラインメモリを複数のラインセグメントとラインセグメントの接続情報を示すレジスタ群により構成し、各信号処理部が遅延信号を得るために必要とするラインメモリを１つ以上のラインセグメントを縦続接続することで実現する。 - 特許庁
In the nonvolatile memory 111, the delay amount set to the delay correction part 108 and the line number of the communicating party are stored for each bulk communication.例文帳に追加
不揮発性メモリ１１１には、遅延補正部１０８に設定された遅延量及びその通信相手の回線番号がバルク通信ごとに蓄積される。 - 特許庁
A delay amount measured by a delay measurement part A108 or the past delay amount of the same line number stored in a nonvolatile memory 111 is set to a delay correction part 109 and delay generated between two B channels at the time of bulk communication is corrected.例文帳に追加
遅延補正部１０９には、遅延測定部Ａ１０８が測定した遅延量又は不揮発性メモリ１１１に蓄積されている同一回線番号の過去の遅延量、が設定され、バルク通信時における２つのＢチャネル間に生ずる遅延を補正する。 - 特許庁
The latch 103 is constituted of a delay circuit, a line memory, etc., so as to retain a pixel data required for a defective pixel detection algorithm.例文帳に追加
ラッチ１０３は、遅延器、ラインメモリ等から構成され、欠陥画素検出アルゴリズムが必要とする画素データを保持する。 - 特許庁
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