eckとは 意味・読み方・使い方

When the phase difference between the signal ECK and the signal ECK is adjusted by a capacitor 36, the delay amount of the delay line 22 is changed finely.例文帳に追加

キャパシタ３６によって信号ＥＣＫ，／ＥＣＫの位相差を調整しておくことによって遅延ライン２２の遅延量を細かく変化させることが可能となる。 - 特許庁

In the constitution of a delay line 22 in the PLL circuit, a complementary clock signal ECK and a complementary clock signal ECK whose phase differences are adjusted are input alternately to a delay stage.例文帳に追加

ＤＬＬ回路における遅延ライン２２の構成において位相差が調整された相補なクロック信号ＥＣＫ，／ＥＣＫを交互に遅延段に入力する。 - 特許庁

Van Eck phreaking is a major security concern in an age of increasing pervasive computing.発音を聞く 例文帳に追加

ファン・エック・フリークは、増大するパーベイシブ・コンピューティングの時代では主要なセキュリティ上の関心事の一つである。 - コンピューター用語辞典

A master clock signal MCK obtained by N multiplication of an external clock signal ECK is generated at a PLL 10.例文帳に追加

ＰＬＬ１０において、外部クロック信号ＥＣＫの周波数をＮ逓倍したマスタクロック信号ＭＣＫが生成される。 - 特許庁

To provide technology which can maintain safety even in what is called an eCK-model which tolerates leakage of a short-term secret key.例文帳に追加

短期秘密鍵の漏洩を許すいわゆるｅＣＫ−ｍｏｄｅｌでも安全性を保つことができる技術を提供する。 - 特許庁

When a new clock signal different from a clock signal under outputting is selected in a select signal SEL, an output signal ECK is held in a low level synchronously with falling of the clock signal under outputting.例文帳に追加

選択信号ＳＥＬにおいて出力中のクロック信号とは異なる新たなクロック信号が選択された場合、出力中のクロック信号の立ち下りに同期して、出力信号ＥＣＫがローレベルに保持される。 - 特許庁

Therefore, the PLL 10 is normal, if a count value of the counter 34 takes N×M when an enable signal EN having M cycle pulse-width of an external clock signal ECK is given to a control terminal 33.例文帳に追加

従って、外部クロック信号ＥＣＫのＭ周期のパルス幅を有するイネーブル信号ＥＮを制御端子３３に与え、カウンタ３４のカウント値がＮ×Ｍとなれば、ＰＬＬ１０は正常である。 - 特許庁