reduction algorithmとは 意味・読み方・使い方

Adaptive mosaic reduction algorithm uses a voting system to decide an interpolation direction at each pixel position.例文帳に追加

適応モザイク減少アルゴリズムは、各画素位置で補間方向を決定するために投票方式を使用する。 - 特許庁

A bandwidth reduction algorithm has been applied in order to keep the bandwidth of the system as small as possible.発音を聞く 例文帳に追加

このシステムの帯域幅をできるだけ小さく保つために、ある帯域幅縮小法を適用した。 - コンピューター用語辞典

To provide a shaping algorithm self-monitoring system that can overcome a problem of disabling accurate shaping, on the occurrence of a fault in an arithmetic result due to the fault of a hardware logic circuit realizing a CDV(cell delay variation) reduction type algorithm.例文帳に追加

ＣＤＶ削減形アルゴリズムを実現するハードウェア論理回路の異常によって演算結果に異常が生じると、正確なシェーピングが不可能になるという課題を克服するシェーピングアルゴリズム自己監視方式を提供する。 - 特許庁

To provide a skew adjustment circuit employing a novel algorithm enabling a reduction in scale of the circuit in a receiver for a T.M.D.S. link or the like which is in conformity with the DVI standard.例文帳に追加

ＤＶＩ規格のＴ.Ｍ.Ｄ.Ｓ.リンク等のレシーバにおいて回路を小規模化できる新規なアルゴリズムを使用したスキュー調整回路等を提供する。 - 特許庁

The circuit 35 calculates a decision signal sequence that does not always become maximum likelihood by using simplification algorithm for operation quantity reduction.例文帳に追加

簡略化アルゴリズム回路３５は、演算量削減化のために簡略化アルゴリズムを用いて、必ずしも最大尤度とならない判定信号系列を求める。 - 特許庁

To provide a receiver that realizes an excellent tracking characteristic even when fluctuations in a transmission line are rapid by realizing reduction of the state number of a Viterbi algorithm.例文帳に追加

ビタビアルゴリズムの状態数の削減を実現し、さらに、伝送路変動が高速の場合であっても良好な追随特性を実現する受信機を得ること。 - 特許庁

Since it is not required to provide a circuit for multiplexing the execution ID with the secrecy algorithm, the circuit scale is downsized to realize cost reduction.例文帳に追加

したがって、実行ＩＤと秘密アルゴリズムとの乗算を行う回路を備える必要がないことから、回路規模を小型化することができ、低コスト化を実現することができる。 - 特許庁

To provide circuit constitution more accelerated by reducing a hardware scale and circuit constitution capable of executing algorithm by more compact hardware while minimizing speed reduction.例文帳に追加

ハードウェア規模を削減しより高速な回路構成と、速度低下を最小限に抑えながらアルゴリズムをよりコンパクトなハードウェアで実行する回路構成を提供する。 - 特許庁