test access timeとは 意味・読み方・使い方

To enable precise measurement of an access time in a test mode of a semiconductor memory device.例文帳に追加

半導体記憶装置のテストモードにおいて正確なアクセスタイムを測定できるようにすること。 - 特許庁

To provide a serial access memory and a data write/read method in which a test time is reduced.例文帳に追加

テスト時間を短縮することが可能なシリアルアクセスメモリおよびデータライト／リード方法を提供する。 - 特許庁

To provide a processor, a memory test method, and a memory test system capable of an operation test of a built-in data memory by a passage similar to a case of making access to the built-in data memory at ordinary operation time (command executing time).例文帳に追加

通常の動作時（命令実行時）に内蔵データメモリにアクセスする場合と同様の経路により内蔵データメモリの動作テストが可能なプロセッサ、メモリテスト方法、メモリテストシステムを提供する。 - 特許庁

To accurately grasp an access time for a large number of memory cell arrays in a test for a short time and to prevent occurrence of delay of access in a representative pin at the normal time, concerning a semiconductor integrated circuit.例文帳に追加

半導体集積回路に関し、短時間のテストで多数のメモリセルアレイに対するアクセスタイムを正確に把握し、かつ、通常時に、代表ピンにおけるアクセスの遅延を生じさせないことを目的とする。 - 特許庁

Therefore, since it is necessary and sufficient that only access inspection be using the register 104 for test of each of function blocks be conducted and that it is not necessary to conduct the access inspections for all the registers, the test time for the access examination between registers and the test vector length can be reduced.例文帳に追加

そのために、各機能ブロックのテスト用レジスタ１０４を用いたアクセス検査のみを行えば必要十分であり、全てのレジスタのアクセス検査をする必要がなくなるので、レジスタ間のアクセス検査のテスト時間、およびテストベクタ長の短縮化を図ることができる。 - 特許庁

An accurate access time of the memory macro-cell 10A can be calculated by subtracting a measured result at the time of a test mode from a measured result at the time of a normal mode.例文帳に追加

通常モード時の測定結果から、試験モード時の測定結果を差し引くことにより、メモリマクロセル１０Ａ単体の正確なアクセス時間を算出することができる。 - 特許庁

To provide a semiconductor memory in which defect of an access time can be surely detected when an operation test is performed at low speed.例文帳に追加

本発明は、低速の動作テストによるデータ読み出し時に、アクセスタイム不良を検出することを最も主要な特徴とする。 - 特許庁

A semiconductor memory provided with an access sequencer for simultaneously accessing a plurality of memory cells in the direction of data lines 111 to 114 and the direction of word lines 101 to 104 at the time of a write access to the memory array 100 of the above constitution and a test decoder 300 which is a control signal generation circuit improves write access processing efficiency and shortens test access time by using the test decoder 300.例文帳に追加

前記構成のメモリアレイ１００に対して、書込みアクセスにおいてデータ線１１１，１１２，１１３，１１４方向、及びワード線１０１，１０２，１０３，１０４方向に複数のメモリセルを同時にアクセスするアクセスシーケンサ、及び制御信号生成回路としてのテストデコーダ３００を設け、前記テストデコーダ３００を用いて、書込みアクセス処理効率の向上を図り、テストアクセス時間を削減する。 - 特許庁