TRANSLATION LOOKASIDE BUFFER WHOSE FUNCTION IS PARALLELLY DISTRIBUTED例文帳に追加

機能が並列に分散された変換索引バッファ - 特許庁

SYNCHRONIZING TRANSLATION LOOKASIDE BUFFER TO EXTENDED PAGING TABLE例文帳に追加

翻訳ルックアサイドバッファと拡張ページングテーブルとの同期化 - 特許庁

To provide a translation lookaside buffer capable of providing high speed translation and high speed by-pass.例文帳に追加

より高速の変換およびより高速のバイパスが可能な変換索引バッファを得る。 - 特許庁

The apparatus includes a translation lookaside buffer (TLB) and extended protection logic.例文帳に追加

この装置はアドレス変換バッファー（ＴＬＢ）および拡張保護論理を含んでいる。 - 特許庁

METHOD FOR MOUNTING TRANSLATION LOOKASIDE BUFFER MECHANISM PROVIDED WITH SUPPORT FOR REAL SPACE SPECIFICATION CONTROL例文帳に追加

実空間指定制御に対するサポートを備える変換索引緩衝機構を実装する方法 - 特許庁

To share a buffer for address conversion (TLB: Translation Lookaside Buffer) among a plurality of threads without generating unnecessary multi-hit in an information processor which operates by a multithread system.例文帳に追加

マルチスレッド方式で動作する情報処理装置において、不要なマルチヒットを発生させることなく、アドレス変換用バッファ（ＴＬＢ：Translation Lookaside Buffer）を複数のスレッド間で共有できるようにする。 - 特許庁

In a processor system provided with the existing translation lookaside buffer mechanism, in order to support the real space control(RSC) bit which is a new processor control bit, a dedicated space bit which is an existing control bit in the translation lookaside buffer mechanism in re-defined as an ignore common segment bit and a new non-overlapping translation lookaside buffer mechanism entry is generated.例文帳に追加

既存変換索引緩衝機構を有するプロセッサ・システムにおいて、新しいプロセッサ制御ビットである実空間制御（ＲＳＣ）ビットをサポートするために、変換索引緩衝機構における既存制御ビットである専用空間ビットが、イグノア共通セグメント・ビットと再定義され、新しい非重複変換索引緩衝機構エントリを作成する。 - 特許庁

The translation lookaside buffer (TLB) stores a plurality of TLB entries, each of which has a flags field and an extended flags field.例文帳に追加

アドレス変換バッファー（ＴＬＢ）は複数のＴＬＢエントリを格納し、その各々がフラグフィールドおよび拡張フラグフィールドを有する。 - 特許庁

The translation lookaside buffer receives the virtual address, and includes a CAM and a page table entry array.例文帳に追加

この変換索引バッファは、仮想アドレスを受信し、ＣＡＭおよびページテーブルエントリアレイを含む。 - 特許庁

To secure replacement of an entry in a microprocessor having a translation lookaside buffer.例文帳に追加

変換索引バッファを有するマイクロプロセッサにおいて、エントリ置換が実施できなくなることを防止する。 - 特許庁

To provide a processor and an address translating method for reducing the mounting area of a TLB (Translation Lookaside Buffer).例文帳に追加

ＴＬＢの実装効率を小さくした演算処理装置およびアドレス変換方法を提供すること。 - 特許庁

To perform address conversion at a high speed, and to reduce the possibility of a TLB(translation lookaside buffer) mistake arises in the case of start of data transfer and passing of page boundary.例文帳に追加

アドレス変換を高速に行うとともに、データ転送開始時及びページ境界越え時にＴＬＢミスが発生する可能性を低減する。 - 特許庁

To provide a TLB (translation lookaside buffer) virtualization method of a machine virtualization device which, in the case where a TLB is shadowed in a virtualization environment, avoids TLB entry conflicts and is capable of improving the performance of a virtualization environment.例文帳に追加

仮想化環境でＴＬＢがシャドウ化される場合において、ＴＬＢのエントリの競合を回避し、仮想化環境の性能を向上することができる計算機仮想化装置のＴＬＢ仮想化方法を提供する。 - 特許庁

To provide a mounting method of a support to a new real space control bit using an existing translation lookaside buffer mechanism in a microprocessor system.例文帳に追加

マイクロプロセッサ・システムにおいて既存変換索引緩衝機構を用いる新しい実空間制御ビットに対するサポートの実装方法を提供する。 - 特許庁

To reduce flush of a TLB (Translation Lookaside Buffer) and another pipeline to be the cause of generating overhead in a context switch in a virtual machine (VM) environment or another environment.例文帳に追加

仮想マシン（ＶＭ）環境又は他の環境におけるコンテクストの切り替えにおいて、オーバヘッドを引き起こす原因となるＴＬＢ及び他のパイプラインのフラッシュを減少させる。 - 特許庁

To improve hit rates in an instruction cache and a TLB (translation lookaside buffer) when a native code running in a main route in a virtual instruction code execution environment.例文帳に追加

仮想命令コード実行環境において、ネイティブコードのメインルート走行時のインストラクションキャッシュおよびＴＬＢのヒット率の向上を図る。 - 特許庁

The translation lookaside buffer is provided with a plurality of entries for which address conversion information acquired by conversion from a virtual address to a physical address is registered.例文帳に追加

変換索引バッファは、仮想アドレスから物理アドレスへの変換により得られるアドレス変換情報が登録される複数のエントリを有している。 - 特許庁

To provide an apparatus and a method that enable a central processing unit (CPU) to extend the protection schemes afforded to virtual memory beyond that which an existing translation lookaside buffer within the CPU is capable of providing while at the same time preserving compatibility with legacy operating system software.例文帳に追加

中央処理装置（ＣＰＵ）内の既存のアドレス変換バッファーが同時にレガシーオペレーティングシステムソフトウェアとのコンパチビリティを保存しながら提供することができるものを越えて、ＣＰＵが仮想メモリに与えられる保護方式を拡張できるようにする装置および方法が提供される。 - 特許庁

To solve the problem that the acceleration of address conversion by a TLB(translation lookaside buffer) cache can not be expected because the possibility that the TLB cache overflows becomes high when many pieces of long data spreading over a plurality of pages are transferred in a system that exchanges data while performing address conversion between a plurality of nodes.例文帳に追加

複数のノード間でアドレス変換を行ないながらデータをやり取りするシステムにおいて、複数ページに渡る長いデータを多数転送していると、ＴＬＢキャッシュが溢れる可能性が高くなり、ＴＬＢキャッシュによるアドレス変換の高速化が期待できなくなる。 - 特許庁

A translation lookaside buffer 36 within a data processor servers to translate a virtual address VA to a physical address PV and generate attribute values such that switches 40 and 42 use a data access request between different buses 44 and 46 of processors 18 and 20.例文帳に追加

データプロセッサ内の変換ルックアサイド・バッファ３６は、仮想アドレスＶＡを物理アドレスＰＡに変換し、プロセッサ１８、２０の異なるバス４４、４６間でデータ・アクセス要求をスイッチ４０、４２に使用される属性値を発生するよう動作する。 - 特許庁

This invention, in general, refers to a shared memory multiprocessor system of IBM ESA/390 or RS/6000 system, or the like, and in particular refers to the method and the system that share, among a plurality of CPUs, the translation lookaside buffer(TLB2) of second level to improve the performance and reduce a chip area necessary for buffering the result of virtual/absolute address translation.例文帳に追加

本発明は一般に、ＩＢＭ ＥＳＡ／３９０やＲＳ／６０００システムなどの、共用メモリ・マルチプロセッサ・システムに関し、特に、複数のＣＰＵの間で、第２レベルの変換索引バッファ（ＴＬＢ２）を共用することにより性能を向上し、仮想／絶対アドレス変換の結果をバッファリングするために必要とされるチップ面積を低減する方法及びシステムに関する。 - 特許庁

A processor includes a logic to execute an instruction to synchronize a mapping from a guest physical address of a virtualization based system to a host physical address of the virtualization based system, stored in a translation lookaside buffer (TLB) to a corresponding mapping stored in an extended paging table (EPT) based on the virtualization based system.例文帳に追加

プロセッサは、仮想化に基づくシステムのゲスト物理アドレスから仮想化に基づくシステムのホスト物理アドレスまでの翻訳ルックアサイドバッファ（ＴＬＢ）に格納されたマッピングと仮想化に基づくシステムの拡張ページングテーブル（ＥＰＴ）に格納された対応するマッピングとを同期させる命令を実行するロジックを含む。 - 特許庁