「"CYCLE COUNTER"」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

An interpolation circuit 12 performs linear interpolation on count values representing zero cross point intervals sequentially obtained by the cycle counter circuit 11.例文帳に追加

補間回路１２は、周期カウンタ回路１１により次々と得られるゼロクロス点間隔を表すカウント値について線形補間を行う。 - 特許庁

A cycle counter circuit 11 utilizes the pulse signal to detect the interval of zero cross points of the FM modulation signal.例文帳に追加

周期カウンタ回路１１は、上記パルス信号を利用して、ＦＭ変調信号のゼロクロス点の間隔を検出する。 - 特許庁

That is, in accordance with the operating condition of the cycle counter, permission/prohibition setting of the readout timing from the memory is performed.例文帳に追加

つまり、サイクルカウンタの動作状態に応じて、メモリからの読出タイミングの許可／禁止設定を行うようにする。 - 特許庁

A vertical cycle counter 103 starts counting processing when detecting the assertion start of a vertical synchronization signal.例文帳に追加

垂直周期カウンタ１０３は、垂直同期信号のアサート開始を検知するとカウント処理を開始する。 - 特許庁

A cycle counter 3 counts the number of clocks CLKA generated by frequency-dividing a transmission clock CLK.例文帳に追加

サイクルカウンタ３は伝送クロックＣＬＫを分周して生成されたクロックＣＬＫＡのクロック数を計数する。 - 特許庁

The CPU load state is obtained on the basis of the output value of the cycle counter and the output value of the condition matching counter.例文帳に追加

上記サイクルカウンタの出力値及び上記条件一致カウンタの出力値に基づいてＣＰＵ負荷状況を把握する。 - 特許庁

A cycle counter 107 detects the operation cycle of the wiper motor 102 from the result of comparison through the change in the passage of time of the comparator CMP2, and a cycle determining circuit 108 judges the abnormality of the wiper 102, based on the operation cycle detected with the cycle counter 107.例文帳に追加

周期カウンタ１０７は、コンパレータＣＭＰ２の経時的な比較結果からワイパモータ１０２の動作周期を検出し、周期判定回路１０８は、周期カウンタ１０７で検出された動作周期に基づきワイパ１０２の異常を判定する。 - 特許庁

When the host bridge 3 issues the transaction, a delay cycle counter 32 starts counting the pertinent delay cycle number and the same transaction is reissued when the delay cycle number is counted up.例文帳に追加

ホストブリッジ３がトランザクションを発行したときディレイサイクルカウンタ３２が該当するディレイサイクル数をカウントし始め、そのディレイサイクル数をカウントし終えたとき、同じトランザクションを再発行する。 - 特許庁

A self refresh control circuit 11 is constituted with an OSC control circuit 16, an oscillation circuit 17, a cycle counter 18, a request generation circuit 19, and controls a refresh cycle based on an oscillation signal for the oscillation circuit 17.例文帳に追加

セルフリフレッシュ制御回路１１は、ＯＳＣ制御回路１６、発振回路１７、周期カウンタ１８、リクエスト発生回路１９とを備え、発振回路１７の発振信号に基づいてリフレッシュの周期を制御する。 - 特許庁

A cycle counter 107 detects the operation cycle of the wiper motor 102 from the result of the comparison through the change in passage of time of the comparator CMP2, and a cycle judging circuit 108 compares the operation cycle of this wiper motor 102 with a desired cycle.例文帳に追加

周期カウンタ１０７は、コンパレータＣＭＰ２の経時的な比較結果からワイパモータ１０２の動作周期を検出し、周期判定回路１０８は、このワイパモータ１０２の動作周期を所望の周期と比較する。 - 特許庁

A preamble frame 31 to be transmitted by the wireless reader includes a bit synchronizing signal, a frame synchronizing signal 1 and a cycle counter, and the preamble frame is repeatedly transmitted.例文帳に追加

無線リーダが送信するプリアンブルフレーム３１には、ビット同期信号、フレーム同期信号１及びサイクルカウンタを含んでおり、同一のプリアンブルフレームは複数回繰り返して送信される。 - 特許庁

An idle cycle counter 0605 resets an idle cycle register 0603 when an input is detected, and performs addition to the idle counter when no input is detected.例文帳に追加

アイドルサイクルカウンタ０６０５は、入力を検知した場合にはアイドルサイクルレジスタ０６０３をリセットし、入力を検知しない場合にはアイドルサイクルカウンタに加算する。 - 特許庁

Two hundred cycles of the fundamental waves are counted by a two-hundred cycle counter 12 and a drive counter 14 is counted down at every two-hundred cycle while it is counted up corresponding to the number of drive pulses DRIVE.例文帳に追加

基本波形の２００周期を２００周期カウンタ１２でカウントし、２００周期毎にドライブカウンタ１４をダウンカウントし、ドライブパルスＤＲＩＶＥのパルス数に応じてドライブカウンタ１４をアップカウントする。 - 特許庁

When the time set in the start time setting section 141 agrees with the time counted by a cycle counter 142, a transmission request section 143 issues a packet transmission request to a control section 144.例文帳に追加

送信要求部１４３はスタート時刻設定部１４１に設定された時刻とサイクルタイマ１４２にてカウントされる時刻とが一致した際、制御部１４４へパケット送信要求を発行する。 - 特許庁

The method also blocks requests from slices having a higher latency than the first slice until the predetermined cycle counter value less the difference in latencies for the first slice and for the higher latency slices has elapsed.例文帳に追加

この方法はまた、第１のスライスよりも高いレイテンシーを持つスライスからの要求を、所定のサイクル・カウンタ値から第１のスライスと当該高いレイテンシーを持つスライスとの間のレイテンシーの差を引いた値、による時間が経過するまで、ブロックする。 - 特許庁

Then, in a counting period of the time in which the cycle counter makes the counting operation, data readout is prohibited in accordance with a readout trigger and in a standby period for stopping the counting operation, readout of the data in accordance with the readout trigger is allowed.例文帳に追加

そして、サイクルカウンタがカウント動作を実行するカウント期間においては、読出トリガに応じたデータの読み出しを禁止し、カウント動作を停止する待機期間においては、読出トリガに応じたデータの読み出しを許可するように構成する。 - 特許庁

The device is provided with a cycle counter which, in accordance with generation of a readout timing for the error correction memory, starts a counting operation with a timing in which data read from the memory is started, stops the counting operation when a count value corresponding to a specified time reaches, and transfers to standby condition.例文帳に追加

エラー訂正用メモリに対する読出タイミングの発生に応じて、メモリからのデータの読み出しが開始されるタイミングでカウント動作を開始して、一定時間に対応するカウント値に至るとカウント動作を停止して待機状態に遷移するサイクルカウンタを設ける。 - 特許庁

The method further blocks any requests from other requesting slices having a lower latency than the first slice until the latency difference between the other requesting slices and the longest latency slice added to a predetermined cycle counter value has expired.例文帳に追加

この方法はさらに、第１のスライスよりも低いレイテンシーを有する他の要求元スライスからのいずれの要求についても、これら他の要求元スライスと最長レイテンシーを持つスライスとの間のレイテンシーの差を所定のサイクル・カウンタ値に加えた値、による時間が経過するまで、これをブロックする。 - 特許庁

In the output component, the output from a input multiplexer 202 is clock driven by a cycle counter 200, stepped through the bit of a programmable control register 201, and connected with the D inputs of two D flip-flops 203 and 204 to transit their Q outputs with the positive and negative edges of a clock.例文帳に追加

出力構成要素では、入力マルチプレクサ２０２の出力は、サイクル・カウンタ２００でクロック駆動され、プログラム可能制御レジスタ２０１のビットを通してステップしかつ２つのＤフリップフロップ２０３と２０４のＤ入力に接続され、それらのＱ出力を、それぞれ、クロックの正エッジ、負エッジで遷移させる。 - 特許庁

The master and all the slaves are provided with a base cycle counter to be updated by the base cycle of IEEE1394 and a transmission timing management information table, and the master and the slaves execute the transmission processing of either isochronous transfer or asynchronous transfer by the prescribed base cycle within the communication cycle on the basis of the transmission timing management information table.例文帳に追加

マスタおよび全てのスレーブに、ＩＥＥＥ１３９４の基底サイクルで更新される基底サイクルカウンタと送信タイミング管理情報テーブルを備え、マスタおよびスレーブが、送信タイミング管理情報テーブルに基づいて通信周期内の所定の基底サイクルで、アイソクロナス転送またはアシンクロナス転送のいずれかの送信処理を実行する。 - 特許庁