「"bit configuration"」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The storage device inputs data to be stored from the outside by selectively using the circuits 100-115 and distributes the bits of the data to the circuits 200-215 in accordance with the bit configuration of the data.例文帳に追加

前記複数のデータ入力回路１００〜１１５を選択的に使用して記憶対象のデータを外部から入力し、このデータのビット構成に応じて各ビットをデータ書込回路２００〜２１５に分配する。 - 特許庁

To provide a semiconductor-testing apparatus for efficiently and easily increasing the number of devices to be tested simultaneously corresponding to the bit configuration of the I/O pin of the device to be tested when simultaneously testing the plurality of devices to be tested.例文帳に追加

本発明は、複数の被試験デバイスを同時試験する場合に、被試験デバイスのＩ／Ｏピンのビット構成に対応して同時試験個数を効率よく容易に増加できる半導体試験装置を提供する。 - 特許庁

To make a flash memory, etc., of multiple bit configuration a basic element and to reduce test cost of a memory card performing an input-output operation of data in one-bit unit.例文帳に追加

多ビット構成のフラッシュメモリ等を基本素子とし、１ビット単位でデータの入出力動作を行うメモリカードの試験コストを低減する。 - 特許庁

To provide a code generating circuit which can convert binary codes into gray codes ata high speed and output it without adding latency to the binary codes, using a simple configuration for a multi-bit configuration, and to provide an image sensor.例文帳に追加

多ビットの構成であっても、簡単な構成で、バイナリコードをグレイコードに高速に変換し、バイナリコードに対してレイテンシの追加なく出力することができる、コード生成回路およびイメージセンサを提供する。 - 特許庁

The particular bit pattern adopts a bit configuration having a minimum bit inversion interval being an integer multiple, 2 or over, of a minimum bit inversion interval of a code bit sequence.例文帳に追加

特定ビットパタンを、符号ビット系列の最小ビット反転間隔に対して、２以上の整数倍の最小ビット反転間隔を有したビット構成とする。 - 特許庁

The pin capacitance adjustable circuit variably adjusts the capacitance of the wiring DQ-pad by connecting a capacitor C11 to the wiring DQ-pad according to bit configuration switching signals X4e, X8e.例文帳に追加

このピン容量調整回路は、ビット構成切り換え信号×４ｅ、×８ｅに応じて、配線ＤＱ−ｐａｄに容量Ｃ１１を接続することで、配線ＤＱ−ｐａｄの容量を可変に調整する。 - 特許庁

A bit configuration of a test mat is reduced by enabling an access to a memory mat with the largest bit width unit in a valid bit width modifiable according to a designation from the outside by setting a data size alignment circuit in a direct peripheral circuit.例文帳に追加

データサイズアライメント回路を直接周辺回路に設け、外部からの指定に応じて変更可能な有効ビット幅における最大のビット幅単位でメモリマットをアクセス可能とすることで、検査マットのビット構成の低減化を達成する。 - 特許庁

Upon detecting "input absent" based on the bit configuration of parallel data P, a second detection circuit 132 outputs a second control signal ctr2 for allowing the upper layer to output the power supply control signal ctr0 for turning off the power supply of each of the receiver circuit 120 and the recovery conversion circuit 122.例文帳に追加

第２の検出回路１３２は、パラレルデータＰのビット構成に基づいて「入力無し」を検出したときに、レシーバー回路１２０とリカバリ変換回路１２２の電源をオフする電源制御信号ｃｔｒ０を上位層に出させるための第２の制御信号ｃｔｒ２を出力する。 - 特許庁

A bit configuration of address data allocated to the memory 42 is divided into two on the upper bit side and the lower bit side; and the upper bit side is allocated to a first memory array 42A and the lower bit side is allocated to a second memory array 42B.例文帳に追加

メモリ４２に割り当てられるアドレスデータのビット構成は、上位ビット側と下位ビット側の２つに分割されており、前記上位ビット側が第１メモリアレイ４２Ａに割り当てられ、前記下位ビット側が第２メモリアレイ４２Ｂ割り当てられている。 - 特許庁

The Huffman encoding/decoding device defines M as a maximum Huffman code length, defines N as natural numbers from '1' to M, makes all respective individual circuits corresponding to the Huffman codes of the Huffman code length equal to or greater than N bits into N-bit configuration and performs decoding processing just with the required N-bit part as an object.例文帳に追加

ハフマン符号復号化装置は、Ｍを最大ハフマン符号長、Ｎを１からＭの自然数として、ハフマン符号長がＮビット以上のハフマン符号に対応する各個別回路を全てＮビット構成にして、必要とするＮビット部分だけを対象にして復号化処理する。 - 特許庁

A ROM 12 stores mask image information of one-pixel one-bit configuration, a microcomputer 11 reads mask bit stream generating data set in the ROM 12, expands the data in a RAM 13 and writes the data to a mask generating memory 15.例文帳に追加

ＲＯＭ１２内に、１画素１ビット構成のマスク画像情報が記憶されており、マイコン１１は上記ＲＯＭ１２内に設定されたマスクビット列生成データを読み出し、これをＲＡＭ１３に展開した後、マスク生成用メモリ１５に書き込む。 - 特許庁

The ECC memory module 500 is configured such that part of memory elements 501, 502, 503 constituting the ECC memory module and an element for storing parity bits are integrated and mounted by using a memory element with twice the density and twice the bit configuration.例文帳に追加

ＥＣＣメモリモジュールを構成するメモリ素子中の一部とパリティビットを保存するための素子を、２倍のデンシティ及び２倍のビット構成を有するメモリ素子を利用して統合構成して実装するＥＣＣメモリモジュールである。 - 特許庁

The serial data transmission method includes steps of; dividing serial data by each prescribed bit; generating a plurality of kinds of voltages depending on the bit configuration of the divided bits; transmitting the generated voltages via a transmission line by each basic clock; and restoring serial data of the corresponding prescribed bits from the received voltage for each basic clock.例文帳に追加

シリアルデータを所定ビット毎に区切るステップと、前記区切られた所定ビットのビット構成に応じた、複数種類の電圧を発生するステップと、前記発生された電圧を、基本クロック毎に伝送路を介して送信するステップと、受信した電圧を基本クロック毎に、対応した所定ビットのシリアルデータに復元するステップと、を含むことを特徴とするシリアルデータ伝送方法。 - 特許庁

A multiplication array 3 in m * n bit configuration performs fixed point multiplication by inputting all the bits of first m bit fixed point data (D1) and the lower n bits of second m bit fixed point data (D2), and calculates two intermediate products N1 and N2 for acquiring the multiplication result of m+n-1 bits, and outputs those intermediate products N1 and N2.例文帳に追加

ｍ＊ｎビット構成の乗算アレイ３は、固定小数点乗算時に、第１のｍビット固定小数点データ（Ｄ１）の全ビットおよび第２のｍビット固定小数点データ（Ｄ２）の下位ｎビットを入力として乗算を行い、ｍ＋ｎ−１ビットの乗算結果を得るための２個の中間積Ｎ１およびＮ２を算出し、当該中間積Ｎ１およびＮ２を出力する。 - 特許庁