「ゲート領域」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

活性領域と制御ゲートパターンが交差する領域には浮遊ゲートパターンが形成される。例文帳に追加

A floating gate pattern is formed in a region in which the active region and the control gate pattern intersect. - 特許庁

ソース領域１２・ゲート領域１４間の第２のゲート電極１７、及びドレイン領域１３・ゲート領域１４間の第２のゲート電極１７は、オフセット領域１６を覆っている。例文帳に追加

A second gate electrode 17 between a source region 12 and a gate region 14 and another second gate electrode 17 between a drain region 13 and the gate region 14 cover offset regions 16. - 特許庁

このような構成によれば、第１ゲート領域３と第３ゲート領域１５との間、および第３ゲート領域１５と第２ゲート領域７との間の２つの領域でチャネルが形成されるようにできる。例文帳に追加

According to such a constitution, channels can be formed in the two regions between the first gate region 3 and the third gate region 15 and between the third gate region 15 and the second gate region 7. - 特許庁

第２の領域に第２の領域のゲート誘電体（３０６）が形成される。例文帳に追加

A second region gate dielectric (306) is formed in the second region. - 特許庁

Ｎ型チャネル領域２０３上にＰ型ゲート領域１０３がある。例文帳に追加

A p-type gate region 103 is provided on the n-type channel region 203. - 特許庁

ｎ型のチャネル領域５が、ゲート領域２の下部に設けられる。例文帳に追加

An n-type channel region 5 is provided under the gate region 2. - 特許庁

また、チャンネル領域１４の内部にゲート領域１９が設けられている。例文帳に追加

A gate region 19 is provided inside the channel region 14. - 特許庁

夫々の領域にゲート電極４及びゲート絶縁膜３を形成する。例文帳に追加

A gate electrode 4 and a gate insulation film 3 are formed at each region. - 特許庁

バックゲート領域１２は、その一部がゲート電極２０に隣接している。例文帳に追加

The back gate region 12 is adjacent to the gate electrode 20 partially. - 特許庁

ゲートスペース内に第１の領域のゲート誘電体（５０４）が形成される。例文帳に追加

A first region gate dielectric (504) is formed in the gate space. - 特許庁

バリア層のゲート領域上に、ゲート接点も形成される。例文帳に追加

A gate contact is also formed on the gate region of the barrier layer. - 特許庁

更に、ゲート領域５に配設された複数の論理ゲートを具備する。例文帳に追加

Furthermore, a plurality of logic gates are arranged in the gate region 5. - 特許庁

メモリセルアレイ領域の微細化を図りつつ選択ゲート領域及び周辺回路領域における抵抗遅延を回避し、かつメモリセルアレイ領域と選択ゲート領域と周辺回路領域とのゲート加工を同時に行う。例文帳に追加

To avoid a resistance delay in a selected gate region and a peripheral circuit region while miniaturizing a memory cell array region and perform a gate processing of the memory cell array region, the selected gate region, and the peripheral circuit region simultaneously. - 特許庁

メモリセルアレイ領域の微細化を図りつつ選択ゲート領域及び周辺回路領域における抵抗遅延を回避し、かつメモリセルアレイ領域と選択ゲート領域と周辺回路領域とのゲート加工を同時に行う。例文帳に追加

To avoid a resistance delay in a selective gate region and a peripheral circuit region while miniaturizing a memory cell array region, and to form simultaneously gates in the memory cell array region, the selective gate region and the peripheral circuit region. - 特許庁

或る実施例で、ゲートプレートは、ゲート及びドリフト領域のゲートエッジの上部に提供される。例文帳に追加

In one embodiment, a gate plate is provided above the gate and the gate-edge of the drift region. - 特許庁

ゲート領域６６の両側には、ｎ^+領域からなるソース領域６８、ドレイン領域７０が形成され、ゲート領域６６の下方がｎ領域からなるチャネル領域７２となっている。例文帳に追加

On the both sides of the gate region 66, a source region 68 composed of an n-region and a drain region 70 are formed and a channel region 72 composed of an n-region is formed below the gate region 66. - 特許庁

バックゲート領域のドレイン領域側の端が、ソース領域のドレイン領域側の端よりも、ドレイン領域側に位置する。例文帳に追加

The edges of the back-gate regions at the drain regions sides are located closer to the drain regions sides than to the edges of the source regions at the drain regions sides. - 特許庁

ソース領域下方、ゲート領域下方およびドレイン領域下方のチャネル領域底部に連続したｎ型不純物領域を設ける。例文帳に追加

An n-type impurity region is provided continuously at the bottom part of the channel region at the lower parts of the source region, gate region, and drain region. - 特許庁

ゲート電極５は導電領域に形成されている。例文帳に追加

The gate electrode 5 is formed on a conductive region. - 特許庁

ゲートとソース／ドレインは、画素領域内に配置する。例文帳に追加

The gates and the sources/drains are disposed inside the pixel areas. - 特許庁

両ゲート領域は選択トランジスタの制御ゲート領域を形成し上方ゲート領域及び制御ゲート領域が実質的に同じレベルとされる。例文帳に追加

The regions 35" are provided with a hole covered with a dielectric material, and a selective transistor 81 is provided with the region 35' and the region 50b. - 特許庁

隣接する制御ゲート間に第２領域を形成する。例文帳に追加

Second regions are formed between the adjacent control gates. - 特許庁

第１ゲート領域３と第２ゲート領域７との間に、第１、第２ゲート領域３、７から離間するように第３ゲート領域１５を配置する。例文帳に追加

Third gate regions 15 are arranged between a first gate region 3 and a second gate region 7, such that they are always from the first and second gate regions 3 and 7. - 特許庁

ｎ型不純物領域はチャネル領域およびバックゲート領域より不純物濃度が高く、ゲート領域およびバックゲート領域からのｐ型不純物の拡散の影響をほとんど受けない。例文帳に追加

The n-type impurity region has an impurity concentration higher than that of the channel region and back gate region and receives little influence of diffusion of a p-type impurity from the gate region and back gate region. - 特許庁

セルアレイ領域の第２領域及び周辺回路領域上に選択的に高電圧ゲート絶縁膜、即ち、第１ゲート酸化膜を形成する。例文帳に追加

A high voltage gate insulation film, namely, a first oxidation film is selectively formed on the second area and the peripheral circuit area of the cell array area. - 特許庁

各半導体装置は、ｎ型半導体領域と、ｎ型半導体領域におけるｎ＋領域と、メタルゲートと、ゲート絶縁体とを有し得る。例文帳に追加

Each of the semiconductor devices can include an n-type semiconductor region, an n+ region in the n-type semiconductor region, a metal gate, and a gate insulator. - 特許庁

そして、第２ゲート領域６の上にｎ^+型ソース領域７を形成すると共に第３ゲート領域８を形成する。例文帳に追加

On the 2nd gate region 6, an n^+-type source region 7 is formed and a 3rd gate region 8 is formed. - 特許庁

ＩＧＢＴ領域は、湾曲部を有するトレンチゲートを備えており、ＩＧＢＴ領域のトレンチゲートは、ダイオード領域を周回している。例文帳に追加

The IGBT region includes a trench gate having the bend, and the trench gate of the IGBT region is provided around the diode region. - 特許庁

ｐ型のバックゲート領域が、チャネル領域５の下部に設けられると共に、ゲート領域２と電気的に接続される。例文帳に追加

A p-type back gate region is provided under the channel region 5 and is electrically connected to the gate region 2. - 特許庁

集積回路用の酸化金属半導体（ＭＯＳ）トランジスタは、ゲート領域およびゲート領域に位置するゲート誘電体層３２を含む。例文帳に追加

A metal oxide semiconductor (MOS) transistor for an integrated circuit includes a gate area and a gate dielectric layer 32 positioned in the gate area. - 特許庁

その後、ゲート酸化膜２２やゲート電極２３を形成しても、ゲート電極２３が活性領域（チャネル領域）の側方に回り込むことがない。例文帳に追加

Thereafter, when a gate oxide film 23 and a gate electrode 23 are formed, the gate electrode 23 is never sneaked to the side of an active region (channel region). - 特許庁

ゲート引き出し領域は、ソース引き出し領域の外側に設けられ、ゲート電極とゲート配線層とが接続される。例文帳に追加

A gate extending region is provided outside the source extending region, and the gate electrode and a gate interconnect layer are connected. - 特許庁

［数１］ (ゲート電極高さ[nm]−活性領域高さ[nm])／活性領域高さ[nm] ＝3.5ｅ^−５×(ゲート長[nm])^２−0.002×(ゲート長[nm])＋0.16例文帳に追加

The Formula 1 is expressed as: (gate electrode height [nm] - active region height [nm]) / (active region height [nm]) = 3.5e^-5 × (gate length [nm])^2 - 0.002 × (gate length [nm]) + 0.16. - 特許庁

半導体装置は、第１半導体領域、第２半導体領域、第３半導体領域、第４半導体領域、ゲート領域、ゲート絶縁膜及び電界緩和領域を備える。例文帳に追加

A semiconductor device comprises a first semiconductor region, second semiconductor regions, third semiconductor regions, fourth semiconductor regions, gate regions, gate insulating films, and electric-field relaxation regions. - 特許庁

このセルは、チャネル領域の一部の上方にある選択ゲートと、チャネル領域の別の部分の上にある浮遊ゲートと、浮遊ゲートの上方にある制御ゲートと、浮遊ゲートに隣接する消去ゲートとを有する。例文帳に追加

The cell has a selection gate on the upper portion of the channel region, a floating gate on another portion of the channel, a control gate on the floating gate, and an erase gate adjoining the floating gate. - 特許庁

シリサイド層１７は、ソース領域Ｓ１とＮ^＋領域ＢＣ１の総合領域、ドレイン領域Ｄ１，Ｄ２の総合領域、ソース領域Ｓ２とＰ^＋領域ＢＣ２の総合領域、及びゲート電極１５上に設けられる。例文帳に追加

The silicide layer 17 is provided at the total region of a source region S1 and the n^+ region BC1, that of the drain regions D1, D2, that of the source region S2 and the p^+ region BC2, and on the gate electrode 15. - 特許庁

活性化されたソース領域、ドレン領域、ゲート領域、およびソース領域とドレン領域の間にあり、ゲート領域の下にあるチャネルを備え、ゲート領域の少なくとも一部分が熱的に劣化しない高誘電率材料を備える、基板上の半導体トランジスタに関する。例文帳に追加

A semiconductor transistor is formed on a substrate which has an activated source region, drain region, gate region, channel formed between the source region and the drain region and arranged under the gate region, and a high dielectric constant material which is not thermally deteriorated and formed in at least a part of the gate region. - 特許庁

メモリセルアレイは、各メモリセルが、アイソレーション領域45により囲まれた第1浮遊ゲート領域42と、第1浮遊ゲート領域42のみに選択的に形成された第2浮遊ゲート領域48と、第2浮遊ゲート領域48及びアイソレーション領域45上に形成された誘電層51と、第1浮遊ゲート領域42上に設けられた誘電体51上に形成された制御ゲート52とを含む。例文帳に追加

The memory cell array comprises the first floating gate region 42 having memory cells surrounded by the isolation regions 45, the second floating gate region 48 formed selectively only on the first floating gate region 42, the dielectric layer 51 formed on the second floating gate region 48 and the isolation region 45, and a control gate 52 formed on the dielectric layer 51 provided on the first floating gate region 42. - 特許庁

半導体基板の所定領域に配置されて活性領域を限定する素子分離領域を含み、活性領域内でチャンネル領域を介在してソース領域及びドレイン領域が互いに離隔されて形成されており、ソース領域とドレイン領域間の活性領域上にゲート電極が形成されており、活性領域とゲート電極との間にゲート絶縁膜が形成されているトランジスタ。例文帳に追加

The MOS field-effect transistor includes a device isolating region disposed on a predetermined portion of the semiconductor substrate to define an active region, a source region and a drain region spaced apart from each other about a channel region within the active region, a gate electrode formed on the active region between the source region and the drain region, and a gate insulating layer formed between the active region and the gate electrode. - 特許庁

すなわち、ソース領域,ドレイン領域,チャネル領域およびゲート電極領域は、面１０１に交差する方向へ延在している。例文帳に追加

That is, the source region, the drain region, the channel region and the gate electrode region are extended in the direction crossing the plane 101. - 特許庁

ゲート領域は、第２半導体領域、第３半導体領域及び第４半導体領域を第２方向に貫通するトレンチ内に設けられる。例文帳に追加

Each of the gate regions is provided in a trench penetrating through the second semiconductor region, the third semiconductor region, and the fourth semiconductor region in a second direction. - 特許庁

ｐｎコラム領域は、素子領域、導電領域としてのゲートパッド、及び外周領域に対応して一体的に設けられる。例文帳に追加

A pn column region is integrally provided correspondingly to an element region, a gate pad as a conductive region, and an outer peripheral region. - 特許庁

また、ゲート領域１１ａ及びＦＤ領域１０４は、フォトダイオード領域１０１とコンデンサ領域１０２の間に配置する。例文帳に追加

A gate region 11a and an FD region 104 are arranged between the photo diode region 101 and the capacitor region 102. - 特許庁

半導体素子は、ｎ^-領域１０１、ｎ型ソース領域１０３、ｐ型ベース領域１０５、ｎ^+領域１０７およびゲート電極１１３を含む。例文帳に追加

The semiconductor element has an n^- region 101, n type source region 103, p type base region 105, n^+ region 107, and gate electrode 113. - 特許庁

さらに前記ゲートパターンの長さは前記半導体ウェーハの中央領域、中間領域およびエッジ領域の各領域別に異なる。例文帳に追加

Furthermore, the lengths of the gate patterns are different by the region of the central region, intermediate region and edge region. - 特許庁