「パルス遅延」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

パルス遅延回路の構成方法例文帳に追加

METHOD FOR CONFIGURING PULSE DELAY CIRCUIT - 特許庁

可変遅延時間パルス増幅器例文帳に追加

VARIABLE DELAY TIME PULSE AMPLIFIER - 特許庁

偶数段パルス遅延装置例文帳に追加

EVEN-LEVEL PULSE DELAY DEVICE - 特許庁

パルス遅延回路２の出力はパルス遅延回路４に入力される。例文帳に追加

Output from the pulse delay circuit 2 is inputted to a pulse delay circuit 4. - 特許庁

パルス遅延部101は、パルスを伝達する複数の遅延素子を含む。例文帳に追加

In a solid-state image sensor, a pulse delay section 101 includes a plurality of delay elements for transmitting a pulse. - 特許庁

遅延素子周期パルス発生部１は、遅延素子の遅延量に応じた周期パルスを発生する。例文帳に追加

A delay element cycling pulse generating part 1 generates a cycling pulse according to the delay amount of the delay element. - 特許庁

遅延比率調整回路、遅延パルス生成回路及びパルス幅変調パルス信号発生装置。例文帳に追加

DELAY RATIO ADJUSTING CIRCUIT, DELAY PULSE GENERATING CIRCUIT, AND PULSE-WIDTH MODULATED PULSE SIGNALS GENERATING DEVICE - 特許庁

遅延手段4は、サンプリングパルスに可変に遅延時間を生じさせる。例文帳に追加

The delay means generates a delay time variably to a sampling pulse. - 特許庁

可変遅延回路３は、当該パルス信号を遅延させて遅延信号を出力する。例文帳に追加

A variable delay circuit 3 delays the pulse signal, and outputs a delay signal. - 特許庁

差分パルス発生器では、遅延パルスの差から差分パルスを発生する。例文帳に追加

A differential pulse generator generates a differential pulse from the difference between the delay pulses. - 特許庁

遅延回路１２は、パルス信号Ｓ０に遅延を与えることにより、異なる遅延を有する第１パルス信号Ｓ１、第２パルス信号Ｓ２を生成する。例文帳に追加

The delay circuit 12 generates a first pulse signal S1 and a second pulse signal S2 having different delays by delaying the pulse signals S0. - 特許庁

遅延器３は、タイミングパルス生成器１によって生成されたタイミングパルスを遅延する。例文帳に追加

A delay device 3 delays the timing pulses generated by the timing pulse generator 1. - 特許庁

パルス遅延回路３３は、パルス信号ｃを任意のクロック数遅延させる。例文帳に追加

A pulse delay circuit 33 delays a pulse signal (c) for the optional number of clocks. - 特許庁

パルス信号ＯＣは遅延素子６で所定時間遅延され、遅延パルス信号ＤＬとしてＦＦ７，８に与えられる。例文帳に追加

The pulse signals OC are delayed for prescribed time in a delay element 6 and supplied to FFs 7 and 8 as delayed pulse signals DL. - 特許庁

そこで、遅延回路１０１で遅延時間の異なるパルス信号をつくり、遅延パルス合成回路１０２で合成する。例文帳に追加

Then, pulse signals having different delay times are generated through a delay circuit 101 and compounded together through a delay pulse synthesizing circuit 102. - 特許庁

パルス遅延回路およびＡ／Ｄ変換回路例文帳に追加

PULSE DELAY CIRCUIT AND A/D CONVERSION CIRCUIT - 特許庁

パルス信号遅延回路及びＬＥＤ駆動回路例文帳に追加

PULSE SIGNAL DELAY CIRCUIT AND LED DRIVE CIRCUIT - 特許庁

パルス信号遷移遅延調節回路及び集積回路例文帳に追加

PULSE SIGNAL TRANSITION DELAY CONTROL CIRCUIT AND INTEGRATED CIRCUIT - 特許庁

遅延ロックループを備えた回路およびパルス発生方法例文帳に追加

CIRCUIT WITH DELAY LOCK LOOP AND PULSE GENERATING METHOD - 特許庁

遅延信号生成装置及び記録パルス生成装置例文帳に追加

DELAY SIGNAL GENERATION DEVICE AND WRITE PULSE GENERATION DEVICE - 特許庁

信号遅延回路およびこれを用いたパルス発生回路例文帳に追加

SIGNAL DELAY CIRCUIT AND PULSE GENERATION CIRCUIT USING THE SAME - 特許庁

リング発振器４２０の各遅延素子からの出力パルス信号と遅延比率に対応する遅延量を有する遅延回路３５０の各遅延素子からの出力パルス信号を重畳することを用いて、パルス幅変調を行い各種パルス幅のクロックパルスを生成することが可能となる。例文帳に追加

Clock pulses having various pulse widths can be generated by performing pulse-width modulation using superposition of output pulse signals from the respective delay elements of the ring oscillator 420 and output pulse signals from the respective delay elements of the delay circuit 350 having delay quantities corresponding to the delay ratio R. - 特許庁

位相遅延制御部６７２で、負荷電圧の入力パルスＰinに対する遅延量を監視し、遅延量が仕様に合致するように、遅延量制御信号Ｐ７２を遅延クロック数レジスタ６１４に供給してパルス遅延部６１２での遅延量を制御する。例文帳に追加

A phase delay control unit 672 supervises a delay amount for an input pulse Pin of load voltage, supplies a delay amount control signal P72 to a delay clock number register 614, and controls a delay amount of a pulse delay unit 612 so that the delay amount agrees with specifications. - 特許庁

寄生素子による遅延や波形変形等を伴わず入力信号に遅延時間を付加して、所定遅延時間の遅延信号や遅延パルスを精度よく適宜に生成する遅延回路、遅延回路を含む半導体集積回路装置、及び遅延方法を提供すること。例文帳に追加

To provide a delay circuit that provides a delay time to an input signal without a delay and a waveform deformation or the like by a parasitic element so as to properly generate a delay signal and a delay pulse having a prescribed delay time with high accuracy, and to provide a semiconductor integrated circuit device including the delay circuit and a delay method. - 特許庁

遅延回路１３は、入力パルス信号のＨレベルからＬレベルへの遷移を遅延させる。例文帳に追加

A delay circuit 13 delays the transition of the input pulse signal from the H level to the L level. - 特許庁

ＳＤＲＡＭの内部クロック信号のパルス幅は、遅延回路２６の遅延時間で確定される。例文帳に追加

The pulse widths of internal clock signals of an SDRAM are decided by the delay time of a delaying circuit 26. - 特許庁

遅延検査回路およびこれを有した遅延調節回路ならびにパルス幅検査回路例文帳に追加

DELAY INSPECTION CIRCUIT, DELAY CONTROL CIRCUIT HAVING THE SAME AND PULSE WIDTH INSPECTION CIRCUIT - 特許庁

遅延設定部は、分岐後の複数の光パルスに異なる遅延時間を設定する。例文帳に追加

The delay setting unit sets different delay time to the multiple pulses after branching off. - 特許庁

パルス通過段数検出回路２１は、パルス信号がパルス遅延回路１１内の遅延ユニットを通過した第３の段数を検出する。例文帳に追加

A detection circuit 21 detects the third number of stages of delay unit in the pulse delay circuit 11 through which pulse signals have passed. - 特許庁

周波数の高いパルス信号やパルス幅の狭いパルス信号を遅延することのできる分周機能付き遅延装置を提供する。例文帳に追加

To provide a delay device with a frequency dividing function capable of delaying the pulse signals of a high frequency or a narrow pulse width. - 特許庁

パルス通過段数検出回路２２，２３は、パルス信号がパルス遅延回路１２，１３内の遅延ユニットを通過した段数を検出する。例文帳に追加

Detection circuits 22, 23 detect the number of stages of delay units in the pulse delay circuits 12 and 13 through which pulse signals have passed. - 特許庁

クロックパルスを用いずに入力パルスを遅延させた出力パルスを生成する。例文帳に追加

To generate an output pulse obtained by delaying an input pulse without using a clock pulse. - 特許庁

遅延回路５は、タイミング信号Ｓ_2を所定の時間遅延させた遅延信号Ｓ_3をパルス発生回路６に出力する。例文帳に追加

The delay circuit 5 outputs a delay signal S_3 which is obtained by delaying the timing signal S_2 by a predetermined time to a pulse generating circuit 6. - 特許庁

プログラマブルロジックデバイス上に、遅延ユニット毎の遅延時間のばらつきの少ないパルス遅延回路を構成する。例文帳に追加

To configure a pulse delay circuit capable of reducing variations in delay time of each delay unit on a programmable logic device. - 特許庁

階段状電圧パルス信号DETを遅延部１０で所定時間遅延させ、遅延前後の信号の差を減算部１１で求める。例文帳に追加

A stepped-wave like voltage pulse signal DET is delayed by a predetermined time in a delay part 10 and the difference between the signals before and after delay is calculated in a subtraction part 11. - 特許庁

第１及び第２遅延ブロック１６及び１８は、入力される基準パルス列の各エッジを設定された遅延時間だけ遅延して出力する。例文帳に追加

In first and second delay blocks 16 and 18, each edge of the inputted reference pulse train is delayed just by a set delay time and outputted. - 特許庁

分周回路でパルス信号を２分周することにより遅延回路での遅延量を確保することができるので、周波数の高いパルス信号やパルス幅の狭いパルス信号を遅延することができる。例文帳に追加

Since a delay amount in the delay circuit is secured by frequency- dividing the pulse signals into two in the frequency divider circuit, the pulse signals of the high frequency or the pulse signals of the narrow pulse width can be delayed. - 特許庁

短パルス発生器が、ＰＬＬ出力クロック信号と同じ周波数の短パルス信号を発生し、これに応じて、複数の遅延エレメントを含む遅延チェーンが短パルス信号からＮ個の遅延パルスを発生する。例文帳に追加

A short pulse generator generates a short pulse signal of the same frequency as the PLL output clock signal while, corresponding to that, a delay chain comprising a plurality of delay elements generates N pieces of delay pulse from the short pulse signal. - 特許庁

入力パルスを遅延させる高周波遅延器d1〜dn-1と、遅延されたパルスを増幅する可変利得器a1〜anと、増幅されたパルスを加算する加算器32とによりパルス変調器10を構成する。例文帳に追加

The pulse modulator 10 comprises high-frequency delay units d1 to dn-1 which delay input pulses, variable gain units a1 to an which amplifies the delayed pulses, and an adder 32 which adds the amplified pulses. - 特許庁

入力信号のエッジに応じたパルスを発生するエッジトリガ回路と、エッジトリガ回路の出力パルスを遅延させる遅延回路部と、遅延回路部の出力遅延パルスに基づいて出力パルスを生成する出力回路とからパルス発生回路を構成する。例文帳に追加

The pulse generating circuit comprises an edge triggering circuit for generating a pulse responding to the edge of its input signal, a delaying circuit portion for delaying the output pulse of the edge triggering circuit, and an outputting circuit for generating its output pulse based on the delayed output pulse of the delaying circuit portion. - 特許庁

信号レベル検出装置は、遅延パルスＰｉｎを順次遅延して伝送する複数の遅延ユニット（ゲート回路）２からなるパルス遅延回路１０と、クロックＣＫに同期してパルス遅延回路１０内での遅延パルスＰｉｎの到達位置を検出し、その位置を表すデジタルデータＤＴを発生するエンコーダ２０とから構成され、アナログ入力信号Ｖｉｎは各遅延ユニット２に駆動電圧として印加される。例文帳に追加

The signal level detector comprises a pulse delay circuit 10 consisting of delay units (gate circuits) 2 that sequentially delay delayed pulse Pin and transmit them and an encoder 20 that detects an arrival position of the delay pulses Pin in the pulse delay circuit 10 and generates digital data DT denoting the detected position, and an analog input signal Vin is applied to each delay unit 2 as a drive voltage. - 特許庁

初段の遅延素子２１に入力されたパルス信号は、遅延素子の合計遅延時間だけ遅延されて、最終段の遅延素子２ｎから出力される。例文帳に追加

The pulse signal input into the delay element 21 in the first stage is delayed by total delay time of the delay elements to be output from the final stage delay element 2n. - 特許庁

パルス遅延回路１１，１２，１３は、アナログ電圧の大きさに応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段接続した構成を有する。例文帳に追加

Pulse delay circuits 11, 12, 13 connect a plurality of stages of delay units for delaying pulse signals with delay times corresponding to analog voltages. - 特許庁

パルス遅延回路1aは、基準電圧Vrefにアナログ入力信号Vinを加算した電圧に応じた遅延時間でパルス信号を遅延および周回させる遅延ユニットを複数段縦続接続してなる。例文帳に追加

A pulse delay circuit 1a comprises a delay unit of multistage cascade arrangement delaying and revolving a pulse signal at the delay time in response to the voltage with analog input signal Vin added to the reference voltage Vref. - 特許庁

パルス遅延回路１２，１３は、入力されるアナログ電圧の大きさに応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段接続した構成を有する。例文帳に追加

Pulse delay circuits 12, 13 are configured by connecting a plurality of stages of delay units for delaying pulse signals with delay times corresponding to the levels of analog voltages to be input. - 特許庁