「TRANSISTOR CELL」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A cell gate is formed in the cell region and a transistor is formed in the selective transistor region.例文帳に追加

そうしたセル領域にセルゲートを形成し、選択トランジスタ領域にはトランジスタを形成する。 - 特許庁

First, a word line connected to a first cell transistor and a second cell transistor is activated.例文帳に追加

先ず、第１セルトランジスタと第２セルトランジスタに連結されたワードラインが活性化される。 - 特許庁

A memory cell 10 includes, e.g., a memory cell transistor MT0 and a select transistor ST0.例文帳に追加

メモリセル１０は、例えばメモリセルトランジスタＭＴ０と選択トランジスタＳＴ０とを含んでいる。 - 特許庁

The first column memory cell includes a thin-film transistor SRAM cell.例文帳に追加

１カラムメモリセルは薄膜トランジスタＳＲＡＭセルを含む。 - 特許庁

An earth selecting transistor, a string selecting transistor, and a cell transistor are positioned in the cell region.例文帳に追加

セル領域に接地選択トランジスター、ストリング選択トランジスター及びセルトランジスターが位置する。 - 特許庁

MOS TRANSISTOR CELL AND SEMICONDUCTOR DEVICE例文帳に追加

ＭＯＳトランジスタセル及び半導体装置 - 特許庁

TRANSISTOR, MEMORY CELL, AND ITS FORMING METHOD例文帳に追加

トランジスタ、メモリセル、およびその形成方法 - 特許庁

ONE-TRANSISTOR CELL FeRAM MEMORY ARRAY例文帳に追加

１トランジスタセルＦｅＲＡＭメモリアレイ - 特許庁

The fuse cell 1 is defined as a two-transistor type memory cell, which comprises a cell transistor 5 having an electric charge storage layer FG and a selection transistor 3 for selecting the cell transistor.例文帳に追加

フューズセル１を、電荷蓄積層ＦＧを有したセルトランジスタ５と、セルトランジスタを選択する選択トランジスタ３とを持つ２トランジスタ型メモリセルとする。 - 特許庁

EIGHT-TRANSISTOR LOW LEAKAGE SRAM CELL例文帳に追加

８トランジスタ型低リークＳＲＡＭセル - 特許庁

UNIPOLAR TRANSISTOR MEMORY CELL AND MANUFACTURING METHOD THEREFOR例文帳に追加

ユニポーラトランジスタメモリーセルおよびその製造方法 - 特許庁

TWO-TRANSISTOR PMOS MEMORY CELL AND MANUFACTURING METHOD THEREFOR例文帳に追加

２トランジスタＰＭＯＳメモリセル及びその製造方法 - 特許庁

At this time, the driving capacity is expressed by the inverter cell where the one other than an operated transistor is replaced with a resistor in a one-stage transistor structure cell, and the inverter cell is expressed by an NMOS transistor and a PMOS transistor operated in a final stage in a multi-stage transistor structure cell.例文帳に追加

この際、一段トランジスタ構造セルでは、動作するトランジスタ以外を抵抗に置き換えたインバータセルで表現し、多段トランジスタ構造セルでは、最後段で動作するNMOSトランジスタ及びPMOSトランジスタでインバータセルを表現する。 - 特許庁

The cell unit comprises a memory string, a first transistor, a second transistor, and a diode.例文帳に追加

セルユニットは、メモリストリング、第１トランジスタ、第２トランジスタ、及びダイオードを備える。 - 特許庁

FIELD EFFECT TRANSISTOR, MEMORY CELL, AND METHOD FOR MANUFACTURING FIELD EFFECT TRANSISTOR例文帳に追加

電界効果トランジスタ、メモリセル、および電界効果トランジスタの製造方法 - 特許庁

A memory cell is configured by a readout transistor, a write-in transistor, and a capacitor.例文帳に追加

メモリセルを、読み出しトランジスタ、書き込みトランジスタ、キャパシタにより構成する。 - 特許庁

A third select transistor 13 is connected between the other end of the cell-transistor column and a source line.例文帳に追加

第３選択トランジスタ１３は、セルトランジスタ列の他端とソース線との間に接続される。 - 特許庁

The nonvolatile semiconductor memory includes a cell transistor, a cell bit line connected to the cell transistor, a pre-charge circuit leading to the cell bit line, a lead transistor, and a sense amplifier leading to a read bit line.例文帳に追加

不揮発性半導体メモリは、セルトランジスタと、セルトランジスタに接続されたセルビット線と、セルビット線につながるプリチャージ回路と、リードトランジスタと、リードビット線につながるセンスアンプと、を備える。 - 特許庁

The cell transistor evaluation section 51 has a cell transistor resistance determination circuit 51A to measure the resistances of the cell transistors Tr constituting the memory cells MC, and a cell transistor resistance determination control circuit 51B to control the cell transistor resistance determination circuit 51A.例文帳に追加

セルトランジスタ評価部５１は、メモリセルＭＣを構成するセルトランジスタＴｒの抵抗値を測定するセルトランジスタ抵抗判定回路５１Ａと、セルトランジスタ抵抗判定回路５１Ａを制御するセルトランジスタ抵抗判定制御回路５１Ｂとを備えている。 - 特許庁

A peripheral circuit for driving a memory cell transistor in a memory cell array includes at least a first transistor.例文帳に追加

メモリセルアレイ中のメモリセルトランジスタを駆動するための周辺回路は、少なくとも第１のトランジスタを含む。 - 特許庁

The semiconductor device includes: a first transistor of a MONOS-type nonvolatile memory cell; and a second transistor for controlling or driving the memory cell.例文帳に追加

半導体装置は、ＭＯＮＯＳ型不揮発性記憶セルの第１のトランジスタと、記憶セルを制御または駆動するための第２のトランジスタを含む。 - 特許庁

Leakage current of a MOS transistor in a memory cell is reduced by controlling the potential of a source line ssl of a driving MOS transistor in an SRAM memory cell MC.例文帳に追加

SRAMメモリセルMC内の駆動MOSトランジスタのソース線sslの電位を制御することでメモリセル内のMOSトランジスタのリーク電流を低減する。 - 特許庁

The leak current of a MOS transistor in a memory cell is reduced by controlling the potential of a source line ssl of a driving MOS transistor within a SRAM memory cell MC.例文帳に追加

SRAMメモリセルMC内の駆動MOSトランジスタのソース線sslの電位を制御することでメモリセル内のMOSトランジスタのリーク電流を低減する。 - 特許庁

The gate of a cell transistor ST-side part of an EEPROM which is shorter in length than that of the gate electrode 41 of a peripheral transistor CT is covered with a first insulating film 37 and annealed in an oxidizing atmosphere, where the gate of a cell transistor ST is shorter in length than that of the gate electrode 41 of a peripheral transistor CT.例文帳に追加

たとえば、周辺トランジスタＣＴのゲート電極部４１よりもゲート長が短い、セルトランジスタＳＴ側を第１の絶縁膜３７によって覆った状態で、酸化雰囲気中にてアニールする。 - 特許庁

To produce a memory cell having a cell capacitor and a peripheral transistor on a wafer.例文帳に追加

半導体基板上にセルキャパシタを有するメモリセル部と周辺トランジスタとを作り込む。 - 特許庁

To build a memory cell section having a cell capacitor, and a peripheral transistor, on a semiconductor substrate.例文帳に追加

基板上にセルキャパシタを有するメモリセル部と周辺トランジスタとを作り込む。 - 特許庁

An integrated memory cell array includes a semiconductor substrate 1 and a plurality of cell transistor devices.例文帳に追加

集積メモリセルアレイは、半導体基板１と複数のセルトランジスタデバイスとを備える。 - 特許庁

The cell transistor T and the ferroelectric capacitor C together form one memory cell.例文帳に追加

セルトランジスタＴ及び強誘電体キャパシタＣにより１つのメモリセルが構成される。 - 特許庁

A selective transistor is connected to an end memory cell provided at one end of the memory cell string.例文帳に追加

選択トランジスタが、メモリセルストリングの一端にある端部メモリセルに接続されている。 - 特許庁

Also, data inside the memory cell transistor are periodically refreshed.例文帳に追加

また、メモリセルトランジスタ内のデータは定期的にリフレッシュされる。 - 特許庁

UNLOADED NMOS FOUR TRANSISTOR DYNAMIC DUAL VTSRAM CELL例文帳に追加

無負荷ＮＭＯＳ４トランジスタ・ダイナミック・デュアルＶＴＳＲＡＭセル - 特許庁

The non-volatile semiconductor memory device includes a memory cell and a transistor.例文帳に追加

不揮発性半導体記憶装置は、メモリセル、トランジスタを有する。 - 特許庁

The nonvolatile semiconductor storage device includes a cell transistor CT.例文帳に追加

不揮発性半導体記憶装置は、セルトランジスタＣＴを備える。 - 特許庁

PHASE CHANGE MEMORY ELEMENT, PHASE CHANGE CHANNEL TRANSISTOR AND MEMORY CELL ARRAY例文帳に追加

相変化メモリ素子、相変化チャンネルトランジスタおよびメモリセルアレイ - 特許庁

MOS FIELD EFFECT TRANSISTOR, ITS MANUFACTURING METHOD, AND MEMORY CELL例文帳に追加

ＭＯＳ電界効果トランジスタ及びその製造方法並びにメモリセル - 特許庁

3.5 TRANSISTOR NONVOLATILE MEMORY CELL USING GATE BREAKDOWN PHENOMENA例文帳に追加

ゲート降伏現象を用いた３．５トランジスタ不揮発性メモリセル - 特許庁

A diffusion layer of memory cell and the selective gate transistor is n-type.例文帳に追加

メモリセル及び選択ゲートトランジスタの拡散層は、ｎ型である。 - 特許庁

The transistor configures a memory cell, together with the upper-layer capacitor.例文帳に追加

トランジスタは、上層キャパシタとともにメモリセルを構成する。 - 特許庁

The field-effect transistor and the resistance varying material 4 configure a memory cell.例文帳に追加

電界効果トランジスタ及び抵抗変化材４はメモリセルを構成する。 - 特許庁

A memory cell is composed of a TMR element and a MOS transistor.例文帳に追加

メモリセルは、ＴＭＲ素子とＭＯＳトランジスタから構成される。 - 特許庁

A gate transistor is connected to the memory cell unit in series.例文帳に追加

ゲートトランジスタは、メモリセルユニットに直列に接続される。 - 特許庁

To prevent an electric current concentration to a current-detecting transistor cell at the time of load rejection and to prevent a breakage of the current-detecting transistor cell of the semiconductor device for driving load comprising a transistor cell for driving and the current-detecting transistor cell.例文帳に追加

駆動用トランジスタセルＳ１と電流検出トランジスタセルＳ２とを備える負荷駆動用半導体装置において、負荷遮断時における電流検出トランジスタセルＳ２への電流集中を防止し、電流検出トランジスタセルＳ２が破壊されることを防止する。 - 特許庁

The semiconductor device for driving load comprises a transistor cell S1 for driving and a current-detecting transistor cell S2 so that a splitting rate of a first conductive type region of the transistor cell S1 for driving is larger than that of a first conductive type region of the current-detecting transistor cell S2.例文帳に追加

駆動用トランジスタセルＳ１における第１導電型領域の分割率を電流検出トランジスタセルＳ２における第１導電型領域の分割率より大きくなるように駆動用トランジスタセルＳ１と電流検出トランジスタセルＳ２とを構成する。 - 特許庁

A memory cell 1 is a nonvolatile memory cell having a single-layer polysilicon structure, and is provided with a selection transistor T1 connected to a word line SWL, a cell transistor T2 connected to the selection transistor T1 in series, and a capacitor C1 connected to a gate of the cell transistor T2.例文帳に追加

メモリセル１は、単層ポリシリコン構造を有する不揮発性のメモリセルであり、ワード線ＳＷＬに接続された選択トランジスタＴ１と、該選択トランジスタＴ１に直列に接続されたセルトランジスタＴ２と、該セルトランジスタＴ２のゲートに接続されたキャパシタＣ１とを備える。 - 特許庁

This constitution makes current easily flow in the transistor cell S1 for driving more than in the current-detecting transistor cell S2 at the time of load rejection to prevent the current concentration to the current-detecting transistor cell S2, preventing the breakage of the current-detecting transistor cell S2.例文帳に追加

このような構成とすれば、負荷遮断時においても電流が電流検出トランジスタセルＳ２より駆動用トランジスタセルＳ１に流れやすくなり、電流検出トランジスタセルＳ２の電流集中を防止することができ、電流検出トランジスタセルＳ２の破壊を防止することができる。 - 特許庁