「"TRANSISTOR CELL"」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

This constitution makes current easily flow in the transistor cell S1 for driving more than in the current-detecting transistor cell S2 at the time of load rejection to prevent the current concentration to the current-detecting transistor cell S2, preventing the breakage of the current-detecting transistor cell S2.例文帳に追加

このような構成とすれば、負荷遮断時においても電流が電流検出トランジスタセルＳ２より駆動用トランジスタセルＳ１に流れやすくなり、電流検出トランジスタセルＳ２の電流集中を防止することができ、電流検出トランジスタセルＳ２の破壊を防止することができる。 - 特許庁

An aluminum electrode 2 is connected to the n^+ diffusion region 1, and is formed to surround the transistor cell.例文帳に追加

アルミ電極２は、ｎ^+拡散領域１に接続し、トランジスタセルを取り囲むように形成される。 - 特許庁

Each transistor cell has a substantially constant doping concentration in the channel region.例文帳に追加

各トランジスタ・セルは、チャネル領域においてほぼ一定のドーピング濃度を有する。 - 特許庁

The last stage transistor cell 140 includes a plurality of transistors 141 connected in parallel.例文帳に追加

最終段のトランジスタセル１４０は、並列接続される複数のトランジスタ１４１を含む。 - 特許庁

The most front stage transistor cell 110 includes a plurality of transistors 111 connected in parallel.例文帳に追加

最前段のトランジスタセル１１０は、並列接続される複数のトランジスタ１１１を含む。 - 特許庁

A gate electrode 32, a source electrode 33 and a drain electrode 34 are arranged on a semi-insulating substrate 31 to form a transistor cell 35.例文帳に追加

半絶縁性の基板３１上にゲート電極３２、ソース電極３３及びドレイン電極３４を配置してトランジスタセル３５を形成する。 - 特許庁

A ring-like n^+ diffusion region 1 is formed in the peripheral area of the surface region of a semiconductor substrate to surround a transistor cell.例文帳に追加

半導体基板の表面領域の外周領域にトランジスタセルを取り囲むようにリング状のｎ^+拡散領域１が形成される。 - 特許庁

A semiconductor integrated circuit is designed by combining the transistor cell and matching circuit which are thus designed with each other.例文帳に追加

そのように設計したトランジスタセルと整合回路を組み合わせることによって半導体集積回路を設計する。 - 特許庁

Resistive elements R1 and R2 are extended in a region between electrode pads 45, 46 and the transistor cell 35.例文帳に追加

抵抗素子Ｒ１、Ｒ２は電極パッド４５、４６とトランジスタセル３５との間の領域を延在させる。 - 特許庁

The passive element is so determined that the transistor cell 22 has a flat maximum capable gain characteristic in a desired frequency band.例文帳に追加

受動素子はトランジスタセル２２の所望の周波数帯域における最大有能利得特性が周波数に対して平坦な特性となるように定める。 - 特許庁

A transistor cell 22 is designed which has passive elements, such as a capacitor, an inductor, etc., combined with a transistor.例文帳に追加

トランジスタに抵抗、キャパシタ、インダクタなどの受動素子を組み合わせたトランジスタセル２２を設計する。 - 特許庁

By such circuit design, a power loss caused by the base resistance of the transistors 141 constituting the last stage transistor cell 140 is suppressed, desired P1 dB is obtained, and also the circuit operation is stabilized by base current restriction by the base resistance of the transistors 111 constituting the most front stage transistor cell 110.例文帳に追加

このような回路設計によれば、最終段のトランジスタセル１４０を構成するトランジスタ１４１のベース抵抗による電力損失を抑制し、所望のＰ１ｄＢを得るとともに、最前段のトランジスタセル１１０を構成するトランジスタ１１１のベース抵抗によるベース電流制限により回路動作の安定化を実現できる。 - 特許庁

There is provided a MOS transistor Tr having plural stripe shaped transistor cells in which drains D and sources S are arranged at both sides of extending gates G, characterized by arranging a back gate BG which includes the plural transistor cells and has plural transistor cell blocks CB to whose both ends the sources S are arranged and extends outside the sources S at both ends of the transistor cell block CB.例文帳に追加

延在するゲートＧの両側にドレインＤ及びソースＳが配置されたストライプ状のトランジスタセルを複数有するＭＯＳトランジスタＴｒであって、 前記トランジスタセルを複数含み、ソースＳが両端に配置されたトランジスタセルブロックＣＢを複数有し、 該トランジスタセルブロックＣＢの両端の前記ソースＳの外側に、延在するバックゲートＢＧが配置されたことを特徴とする。 - 特許庁

To provide a semiconductor device having a MOS transistor cell or an IGBT cell and a diode cell juxtaposed on one semiconductor substrate, which enables recovery characteristics of the diode cell to be improved without spoiling characteristics of the MOS transistor cell or the IGBT cell and is free from the deterioration of anti-surge characteristics.例文帳に追加

ＭＯＳトランジスタセルもしくはＩＧＢＴセルとダイオードセルが同じ半導体基板に併設されてなる半導体装置であって、ＭＯＳトランジスタセルの特性もしくはＩＧＢＴセルの特性を損なうことなく、ダイオードセルのリカバリー特性を改善することができると共に、耐サージ特性の劣化のない半導体装置を提供する。 - 特許庁

A polysilicon electrode 3 is formed along the surface of the semiconductor substrate via an oxide film 4 and a field oxide film 5 to surround the transistor cell.例文帳に追加

ポリシリコン電極３は、トランジスタセルを取り囲むように、酸化膜４およびフィールド酸化膜５を介して半導体基板の表面に沿って形成される。 - 特許庁

A region surrounded by a trench 5 as viewed from above is a transistor cell and the power MOS transistors having various cell sizes differing from each other are formed on an identical semiconductor substrate.例文帳に追加

上方から見てトレンチ５で囲まれている領域を１つのトランジスタセルとし、同一半導体基板上に互いに異なるセルサイズのパワーＭＯＳトランジスタが形成されている。 - 特許庁

To prevent a current from concentrating on a specified transistor cell in a semiconductor device having bipolar transistor elements each having a multi-transistor constitution.例文帳に追加

マルチトランジスタ構成を有するバイポーラトランジスタ素子を備える半導体装置において、特定のトランジスタセルに対する電流集中を防止する。 - 特許庁

A matching circuit for matching the input/output impedance of the transistor cell is so designed that loss generated by the matching circuit has a flat characteristic to a frequency.例文帳に追加

また、そのトランジスタセルの入出力インピーダンスを整合させるための整合回路を、その整合回路において発生する損失が周波数に対して平坦な特性を有するように設計する。 - 特許庁

To provide a semiconductor device manufacturing method that achieves a high-density transistor cell without generating void, while the manufacturing process is simple.例文帳に追加

本発明は、簡素な製造工程でありながら、ボイドを発生させずにトランジスタセルの高密度化を実現する半導体装置の製造方法を提供することを目的とする。 - 特許庁

The cell library for delay adjustment is constituted by a transistor cell consisting of elements only and wiring cells consisting of wiring only while the cell for delay adjustment is generated by combining these cells.例文帳に追加

遅延調整用セルライブラリは、素子のみからなるトランジスタセルと、配線のみからなる配線セルとからなり、これらを組み合わせて遅延調整用セルが生成する。 - 特許庁

Thereby, each transistor cell have only to assure the area where the source electrode and the source region are brought into contact with each other, so that a contact width is reduced and the cell pitch is reduced.例文帳に追加

これにより、各トランジスタセルにおいてはソース電極とソース領域とがコンタクトする面積を確保すれば十分となり、コンタクト幅の縮小によりセルピッチを低減できる。 - 特許庁

For each IGBT (Insulated Gate Bipolar Transistor) cell, a well-shaped P base layer 2 is formed, and a collector P+ layer 5 and a cathode N+ layer 4 are formed directly on the rear surface side of the P base layer.例文帳に追加

ＩＧＢＴセル毎に、ウエル状のＰベース層２を形成し、その直下の裏面側部分にコレクタＰ＋層５及びカソードＮ＋層４を形成する。 - 特許庁

To provide a process for manufacturing trench field effect transistors which improves transistor ruggedness without compromising transistor cell pitch.例文帳に追加

トランジスタのセル・ピッチについて妥協することなくトランジスタの堅固さを向上させる、トレンチ型電界効果トランジスタの製造方法を提供する。 - 特許庁

The transistor cell 24 inside a first active area is interconnected to common emitter constitution and the plurality of transistor cells 28 inside a second active area are interconnected to common base constitution.例文帳に追加

第１の活性領域内のトランジスタ・セル２４は、共通エミッタ構成に相互接続され、第２の活性領域内の複数のトランジスタ・セル２８は、共通ベース構成に相互接続されている。 - 特許庁

In a MOS transistor cell having a salicide structure, its p-channel gate terminal and n-channel gate terminal are constituted of a linear gate wiring (10) having a constant width, and it has the plurality of gate wirings (10).例文帳に追加

サリサイド構造のＭＯＳトランジスタセルは、Ｐチャネルゲート端子とＮチャネルゲート端子とが一定幅かつ直線状の一のゲート配線で構成され、当該ゲート配線（１０）を複数備えている。 - 特許庁

A macrocell 20A including neither the virtual power supply line nor the MOS transistor for leak current cutoff with the high threshold voltage, and a MOS transistor cell 51 for leak current cutoff with the high threshold voltage are arranged on a chip 50.例文帳に追加

仮想電源供給線及び高しきい値電圧のリーク電流遮断用ＭＯＳトランジスタを含まないマクロセル２０Ａと、高しきい値電圧のリーク電流遮断用ＭＯＳトランジスタセル５１とがチップ５０上に配置されている。 - 特許庁

To provide a linkable transistor cell capable of eliminating wiring between the transistor cells of the substrate contact regions when continuously disposing transistor cells, forming a substrate contact region without restricting the design rules at designing a layout, and reducing the possibility of variations of the threshold voltage.例文帳に追加

トランジスタセルを連続配置する際に、基板コンタクト領域同士のトランジスタセル間の配線を回避し、レイアウト設計時にデザインルールの制約を受けずに基板コンタクト領域を形成し、閾値電圧のばらつきの可能性を低減し得る連結可能なトランジスタセル構造を提供する。 - 特許庁

Between an input terminal and an output terminal of the transistor cell, a plurality of third basic cells 60 for delay adjustment are arranged while a first basic cell 40 and a second basic cell 50 are arranged between the input terminal and the third cells and between the output terminal and the third cells, respectively.例文帳に追加

トランジスタセルは入出力端子の間に、遅延調整領するための複数の第３基本セル６０が配置され、入力端子及び出力端子と３基本セルとの間には夫々第１基本セル４０及び第２基本セル５０が配置されている。 - 特許庁

An output section 7 of a current output type source driver of an organic EL display device 1 includes a reference current source 11, an output control circuit 12, a transistor cell array section 13, a switch SW1 to SW13, a Miller transistor NTK for distribution, and a output terminal OUT.例文帳に追加

有機ＥＬ表示装置１の電流出力型ソースドライバの出力部７には、基準電流源１１、出力コントロール回路１２、トランジスタセルアレイ部１３、スイッチＳＷ１乃至ＳＷ３１、分配用ミラートランジスタＮＴＫ、及び出力端子ＯＵＴが設けられている。 - 特許庁

The wiring cells are constituted by a plurality of wiring patterns existing between the input/output terminals of the transistor cell and the basic cells, between the basic cells, and inside the third basic cells 60, and by changing the wiring cells, delay in the delay adjustment cell is adjusted.例文帳に追加

配線セルは、トランジスタセルの入出力端子と基本セルとの間、基本セル同士、及び第３基本セル６０の内部の複数種の配線パタンからなり、配線セルを変更することにより、遅延調整用セルの遅延調整をする。 - 特許庁

The transistor cell array section 13 includes output transistors NT1 to NT31 which are disposed for the purposes of correspondence to gradations 5bit (32 gradations), are composed of Nch MOS transistors, and generate prescribed output currents in 31-pieces array form in parallel.例文帳に追加

トランジスタセルアレイ部１３には、諧調５ｂｉｔ（３２階調）対応用として設けられ、Ｎｃｈ ＭＯＳトランジスタから構成され、所定の出力電流を生成する出力トランジスタＮＴ１乃至ＮＴ３１が並列して３１個アレイ状に設けられている。 - 特許庁

Each n-channel MOS transistor cell 10 has a substrate contact region 3 for stabilizing the operations of a drain region, a gate region, a source region and a transistor; and the transistor cells 10 are arranged to forma a semiconductor integrated circuit.例文帳に追加

ＮチャネルＭＯＳトランジスタセル１０は、ドレイン領域・ゲート領域・ソース領域及びトランジスタの動作を安定化するための基板コンタクト領域３を有し、半導体集積回路を構成すべく並列配置される。 - 特許庁

On each surface side of the plurality of p-type body regions 2, an n-type diffusion region is formed, which is to be a source region 3, and a channel region 8 is formed between the source region 3 and drain region 1, forming a transistor cell.例文帳に追加

そして、複数個のｐ形ボディ領域２のそれぞれの表面側にｎ形の拡散領域が形成されてソース領域３とされ、そのソース領域３とドレイン領域１により挟まれた部分にチャネル領域８が形成されることにより、トランジスタセルが形成されている。 - 特許庁

Each transistor cell has a first electrode coupled to a first electrode interconnection region 58 covering a first major surface, a control electrode coupled to a control electrode interconnection region 57 covering the first major surface, and a second electrode coupled to a second electrode interconnection region covering a second major surface.例文帳に追加

トランジスタセルは、それぞれ、第１主表面を覆う第１電極相互接続領域５８へ結合された第１電極、第１主表面を覆う制御電極相互接続領域５７へ結合された制御電極、および、第２主表面を覆う第２電極相互接続領域へ結合された第２電極を有する。 - 特許庁

Each transistor cell has a first electrode 541 coupled to a first electrode interconnection region covering a first major surface, a control electrode 542 coupled to a control electrode interconnection region covering the first major surface, and a second electrode 543 coupled to a second electrode interconnection region covering a second major surface.例文帳に追加

トランジスタ・セルは、それぞれ、第１主表面を覆う第１電極相互接続領域へ結合された第１電極５４１、第１主表面を覆う制御電極相互接続領域へ結合された制御電極５４２、および、第２主表面を覆う第２電極相互接続領域へ結合された第２電極５４３を有する。 - 特許庁

A power transistor T2 adjoining the power transistor cell T1 has a second trench 42 formed by connecting a second first-stage trench 421 and a second second-stage trench 422 to each other, and also has a third semiconductor region (body region) 52 with a uniform width in the first semiconductor region (drift layer) 3 along an internal wall of the second first-stage trench 421.例文帳に追加

パワートランジスタセルＴ１に隣り合うパワートランジスタＴ２は、第２の一段目トレンチ４２１及び第２の二段目トレンチ４２２を連結した第２のトレンチ４２を備え、第２の一段目トレンチ４２１の内壁に沿った第１の半導体領域（ドリフト層）３に均一幅を有する第３の半導体領域（ボディ領域）５２を備える。 - 特許庁

The cusp of a phase current is flattened by constituting a power transistor cell for driving the neutral point of the three-phase brushless motor and driving it so as to let a tertiary harmonic current of a phase current flow, thus the torque can be increased, and the drive torque can be increased, saving the enlargement of power transistor size.例文帳に追加

三相ブラシレスモータの中性点を駆動するパワートランジスタセルを構成し、相電流の３次高調波電流を流すように駆動することにより、相電流の尖頭が平坦化されトルクを増加させる事ができ、パワートランジスタサイズの拡大を節約して、駆動トルクを増加させることができる。 - 特許庁

To provide a method of fabricating a flash memory element capable of improving a difference in an EFH caused by the protrusions of an element isolation layer in each of a high voltage transistor region and a low voltage transistor/cell region, between these regions to ensure the stability of processes thereby promoting the reliability of the element.例文帳に追加

高電圧トランジスター領域及び低電圧トランジスター／セル領域それぞれの素子隔離膜の突出部によってこれらの領域の間に誘発されるＥＦＨ差を改善させて工程の安定性を確保し、素子の信頼性を向上させることが可能なフラッシュメモリ素子の製造方法を提供する。 - 特許庁