「VDDL」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

Meanwhile, a data path 14 with large power consumption is driven by an external power source voltage VddL.例文帳に追加

一方、消費電力の大きいデータパス１４は、外部電源電圧ＶｄｄＬで駆動する。 - 特許庁

After application of the scanning pulse Psc, the scanning base pulse Pb of a level of potential VDDL is applied to the scanning electrode.例文帳に追加

走査パルスＰｓｃが印加された後、走査電極に電位ＶＤＤＬのレベルの走査ベースパルスＰｂが印加される。 - 特許庁

An input signal IN having an amplitude between a power supply potential GND and a power supply potential VDDL is input to the first voltage conversion circuit 11, and a power supply potential VDDH higher than the power supply potential VDDL is supplied thereto.例文帳に追加

第１の電圧変換回路１１は、電源電位ＧＮＤと電源電位ＶＤＤＬとの間の振幅を有する入力信号ＩＮが入力されると共に、電源電位ＶＤＤＬよりも高い電源電位ＶＤＤＨが供給される。 - 特許庁

If the return signal from the output terminal 14 is not less than the voltage value VddL, the control circuit 14 opens the first switching means 11 and closes the second switching means 12, connected to the high level power terminal 12 for outputting the voltage value VddL.例文帳に追加

また、出力端子１４からの帰還信号が電圧値ＶｄｄＬ以上の場合、電圧制御回路１３で、第１の開閉手段１１を開放し、電圧値ＶｄｄＬを出力する高位電源端子１２に接続された第２の開閉手段１２を閉じる。 - 特許庁

A drain of the transistor T1 connects with a power source line VDDL, and a source of the transistor T1 connects with an optical detection line LDL.例文帳に追加

トランジスタＴ１のドレインが電源線ＶＤＤＬに接続され、トランジスタＴ１のソースが光検出線ＬＤＬに接続されている。 - 特許庁

Well bias voltage (VBB, VPP) are generated respectively conforming to logic power source voltage (VDDL) and memory power source voltage (VDDH).例文帳に追加

ロジック電源電圧（ＶＤＤＬ）およびメモリ電源電圧（ＶＤＤＨ）に従って、ウェルバイアス電圧（ＶＢＢ，ＶＰＰ）をそれぞれ生成する。 - 特許庁

A field generation part 34 in the satellite sensor circuit section 63a generates a minute electric field based on a voltage supplied from the master determination section to the power supply line VDDL to feed a modulation current according to an occupant seating state and a seat belt wearing state to the power supply line VDDL.例文帳に追加

サテライトセンサ回路部６３ａにおける電界発生部３４は、マスター判定部から電源供給ラインＶＤＤＬへ供給される電圧により微弱電界を発生し、乗員着席状況、シートベルト装着状況に応じた変調電流を電源供給ラインＶＤＤＬへ流す。 - 特許庁

One end of the capacitive element C1 connects with the gate of the transistor T1 and the other end of the capacitive element C1 connects with the power source line VDDL.例文帳に追加

容量素子Ｃ１の一端がトランジスタＴ１のゲートに接続され、容量素子Ｃ１の他端が電源線ＶＤＤＬに接続されている。 - 特許庁

To determine the logic of an output terminal OUT even if first and second input terminals IN1, IN2 become 0V in the case of VDDL=0V.例文帳に追加

ＶＤＤＬ＝０Ｖのときに第１、第２の入力端子ＩＮ１，ＩＮ２が共に０Ｖになっても、出力端子ＯＵＴの論理を確定させる。 - 特許庁

In the first level shifter unit 10, a transistor M1 is connected to a power line L1, and a voltage VDDL lower than a voltage VDD1 is generated.例文帳に追加

第１レベルシフタユニット１０において、電源ラインＬ１にはトランジスタＭ１が接続されて、電圧ＶＤＤ１より低い電圧ＶＤＤＬが生成される。 - 特許庁

A control signal S105 is inputted to the gate of a P type breakdown voltage protecting MOS transistor 112, and the VDDL is inputted to the gate of an N type breakdown voltage protecting MOS transistor 122.例文帳に追加

Ｐ型耐圧保護用ＭＯＳトランジスタ１１２のゲートに制御信号Ｓ１０５、Ｎ型耐圧保護用ＭＯＳトランジスタ１２２のゲートにＶＤＤＬを入力する。 - 特許庁

In this configuration, while the data bit supplied to the bit line 211 is set to be low amplitude logic (VddL, Gnd), the data bit in the memory circuit 120 is kept to be high amplitude logic (VddH, Gnd).例文帳に追加

この構成において、ビット線２１１に供給するデータビットを低振幅論理（ＶddL、Ｇnd）とする一方、メモリ回路１２０では、データビットを高振幅論理（ＶddH、Ｇnd）で保持させる。 - 特許庁

This output circuit has a level conversion circuit including a VDDH-ΔV amplitude generation circuit 3, a Vref=ΔV generation circuit 4, a VDDL-ΔV amplitude generation circuit 5, etc., and improves driving force because the levels of nodes N1 and N2 become equal to ΔV=VDDH-VDDL and the gate bias of PMOS transistors Qp1 and Qp2 can become the largest.例文帳に追加

ＶＤＤＨ−ΔＶ振幅生成回路３、Ｖｒｅｆ＝ΔＶ生成回路４、ＶＤＤＬ−ΔＶ振幅生成回路５などを含むレベル変換回路を有する出力回路であって、ＰＭＯＳトランジスタＱｐ１，Ｑｐ２がオンするとき、ノードＮ１，Ｎ２のレベルがΔＶ＝ＶＤＤＨ−ＶＤＤＬに等しくなり、ＰＭＯＳトランジスタＱｐ１，Ｑｐ２のゲートバイアスを最大に取ることができるので、駆動力の向上が図れる。 - 特許庁

A level conversion circuit 18 receives a control signal having a voltage level of the array voltage VddT from the control circuit 12, and convert the voltage level to the external power source voltage VddL to output it to the data path 14.例文帳に追加

また、レベル変換回路１８は、制御回路１２からアレイ電圧ＶｄｄＴの電圧レベルをもつ制御信号を受けて、その電圧レベルを外部電源電圧ＶｄｄＬに変換し、データパス１４へ出力する。 - 特許庁

A level conversion circuit 17 receives an address signal or a command signal having a voltage level of the external power source voltage VddL, and converts the voltage level to the array voltage VddT to output it to the control circuit 12.例文帳に追加

そして、レベル変換回路１７は、外部電源電圧ＶｄｄＬの電圧レベルをもつアドレス信号またはコマンド信号を受けて、その電圧レベルをアレイ電圧ＶｄｄＴに変換し、制御回路１２へ出力する。 - 特許庁

Also, a level conversion circuit l8 receives a control signal having voltage levels of the array voltages VddT from the control circuit 12 and converts these voltage levels to the outside power supply voltages VddL to output them to the data path 14.例文帳に追加

また、レベル変換回路１８は、制御回路１２からアレイ電圧ＶｄｄＴの電圧レベルをもつ制御信号を受けて、その電圧レベルを外部電源電圧ＶｄｄＬに変換し、データパス１４へ出力する。 - 特許庁

For example, a CPU 20 is connected between a low potential power supply terminal 11 and a ground potential power supply terminal 13 and a prescribed low potential power supply output (VDDL) is supplied to the CPU 20 via the low potential power supply terminal 11.例文帳に追加

たとえば、低電位電源端子１１と接地電位電源端子１３との間にはＣＰＵ２０が接続され、低電位電源端子１１を介して、所定の低電位電源出力（ＶＤＤＬ）が供給される。 - 特許庁

A level conversion circuit 17 receives an address signal or a command signal having the voltage level of the outside power supply voltages VddL and converts the voltage levels to the array voltages VddT to output them to the control circuit 12.例文帳に追加

そして、レベル変換回路１７は、外部電源電圧ＶｄｄＬの電圧レベルをもつアドレス信号またはコマンド信号を受けて、その電圧レベルをアレイ電圧ＶｄｄＴに変換し、制御回路１２へ出力する。 - 特許庁

The occupant detection system 100 includes a satellite sensor circuit section 63a and a master determination section 10, wherein the satellite sensor circuit section 63a and the master determination section 10 are connected with each other via two lines of a power supply line VDDL and a ground line VSSL.例文帳に追加

乗員検知システム１００は、サテライトセンサ回路部６３ａと、マスター判定部１０と、を備え、サテライトセンサ回路部６３ａとマスター判定部１０は、電源供給ラインＶＤＤＬと接地ラインＶＳＳＬの２線で接続される。 - 特許庁

A level shift circuit has a latch circuit 1 that comprises transistors P1, P2, N1, and N2 and is operated by a high supply voltage VDDH, and an invertor INV1 that is connected between the input terminals IN1 and IN2 in the latch circuit 1 and is operated by a low supply voltage VDDL (<VDDH).例文帳に追加

トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２からなり高電源電圧ＶＤＤＨで動作するラッチ回路１と、そのラッチ回路１の入力端子ＩＮ１とＩＮ２の間に接続され低電源電圧ＶＤＤＬ（＜ＶＤＤＨ）で動作するインバータＩＮＶ１とを有する。 - 特許庁

Depending on the regulation of the potential VDDH or VDDL and potential selection by the switch 1c-nc, reverse bias or forward bias is applied to the P-ch transistor 1a-na, thus attaining a large delay time or controlling the delay time finely.例文帳に追加

電位ＶＤＤＨまたは電位ＶＤＤＬの電位調整、およびスイッチ１ｃ〜ｎｃによる電位選択に応じて、Ｐ−ｃｈトランジスタ１ａ〜ｎａに逆バイアスまたは順バイアスをかけ、大きな遅延時間を得ることができると共に、遅延時間をきめ細かく制御することができる。 - 特許庁

A NOR gate 22 and an AND gate 23, to which a low level voltage VDDL of a first power supply voltage is applied, receive an input signal Vin from an input terminal 50 and an input signal Vin' delayed by a delay section 21 and provide outputs of gate voltages VG1 and VG2.例文帳に追加

入力端子５０からの入力信号Ｖinと遅延部２１で遅延させた入力信号Ｖin’を、第１の電源電圧の低電位電圧ＶＤＤＬが供給されるＮＯＲゲート２２とＡＮＤゲート２３に入力、各々出力をゲート電圧ＶＧ１とゲート電圧ＶＧ２とする。 - 特許庁

A power supply turning-on detecting circuit is provided for plural power supply voltages (VDDL and VDDH) and an internal node is reset while at least one of the power supply turning-on detecting signals is in its active state and maintaining an active state for a main power supply turning-on detecting signal.例文帳に追加

複数の電源電圧（ＶＤＤＬ，ＶＤＤＨ）に対し電源投入検出回路を設け、これらの電源投入検出信号の少なくとも一方が活性状態の間主電源投入検出信号を活性状態に維持して内部ノードをリセットする。 - 特許庁

This level shifter 200 shifts the level of an input signal In taking either of the level of a first lower voltage VssL and that of a first upper voltage VddL to the level of an output signal Out taking either of the level of a second lower voltage VssH and that of a second upper voltage VddH.例文帳に追加

レベルシフタ２００は、第１下側電圧ＶｓｓＬと第１上側電圧ＶｄｄＬのいずれかのレベルをとる入力信号Ｉｎを、第２下側電圧ＶｓｓＨと第２上側電圧ＶｄｄＨのいずれかのレベルをとる出力信号Ｏｕｔにレベルシフトする。 - 特許庁

The current supply circuit 11 is equipped with: N-channel transistors N3, N4 having sources connected to drains of the first transistors N1, N2; and P-channel transistors P3, P4 as current limiting elements each having one end connected to the power supply line VDDL and the other end connected to a drain of the transistor N3 or N4.例文帳に追加

電流供給回路１１は、ソースが第１のトランジスタＮ１，Ｎ２のドレインに接続されたＮチャネルトランジスタＮ３，Ｎ４と、一端が電源ラインＶＤＤＬに接続され、他端がトランジスタＮ３，Ｎ４のドレインに接続された電流制限素子としてのＰチャネルトランジスタＰ３，Ｐ４とを備えている。 - 特許庁

A signal obtained by logically inverting an input signal S101 of which H level potential is VDDL is connected with the gate of an N type MOS transistor 121, and the input signal S101 is shifted by a level shift part 106, and connected with the gate of a P type MOS transistor 111, and the source of the P type MOS transistor is connected with VDDH.例文帳に追加

Ｈレベルの電位がＶＤＤＬである入力信号Ｓ１０１を論理反転した信号をＮ型ＭＯＳトランジスタ１２１のゲートに接続し、入力信号Ｓ１０１をレベルシフト部１０６でシフトしてＰ型ＭＯＳトランジスタ１１１のゲートに接続し、Ｐ型ＭＯＳトランジスタのソースをＶＤＤＨに接続する。 - 特許庁

In a low power mode, the flip-flop operates to receive a first voltage VDD connected to the selective conductive path for each of the first plural transistors, and operates to receive a second voltage VDDL connected to the selective conductive path for each of the second plural transistor.例文帳に追加

低電力モードにおいて、フリップフロップは第１の複数のトランジスタの各々について選択的導電性パスに接続された第１の電圧Ｖ__DDを受電するように動作し、第２の複数のトランジスタの各々について選択的導電性パスに接続された第２の電圧Ｖ_DDLを受電するように動作する。 - 特許庁

When outputting the H level of an output signal S103 in the VDDH, the control signal S105 to be applied to the gate of the P type breakdown voltage protecting MOS transistor is obtained as a signal generated by a gate voltage generating part 104, and when outputting the H level of the output signal S103 in the VDDL, this signal is obtained as a signal in a ground level.例文帳に追加

出力信号Ｓ１０３のＨレベルをＶＤＤＨで出力する時はＰ型耐圧保護用ＭＯＳトランジスタのゲートに与える制御信号Ｓ１０５をゲート電圧発生部１０４で生成した信号とし、出力信号Ｓ１０３のＨレベルをＶＤＤＬで出力する時は接地レベルの信号とする。 - 特許庁

When an amplitude voltage (first power supply voltage VDDL) of an input signal of an input terminal in is changed to a high voltage, and an amplitude voltage (second power supply voltage VDDH) of an output signal of an output terminal out is changed to a low voltage, a fall delay time of the signal from the output terminal out easily becomes longer than a rise delay time.例文帳に追加

入力端子ｉｎの入力信号の振幅電圧（第１の電源電圧ＶＤＤＬ）が高く変更され、出力端子ｏｕｔの出力信号の振幅電圧（第２の電源電圧ＶＤＤＨ）が低く変更された場合には、出力端子ｏｕｔからの信号の立下り遅延時間は立上り遅延時間よりも長くなり易い。 - 特許庁