| 例文 (309件) |
address linesの部分一致の例文一覧と使い方
該当件数 : 309件
Inputted C-bit (C: an integer less than A) are converted into A pieces of indication data B1 to Ba, which are recombined to be of the same kind in every selection period; while different kinds of indication data are supplied to a data driver circuit 2 in every selection period, address signals corresponding to display positions of the indication data are supplied to scanning lines.例文帳に追加
入力されたＣビット（ＣはＡ以下の整数）の階調データを、Ａ個の指示データＢ１〜Ｂａへ変換し、その指示データが１選択期間毎に同一種類の指示データとなるようデータを組み替え、１選択期間毎に異なる種類の指示データをデータドライバ回路２に供給し、同時に走査ラインに上記指示データの表示位置に対応するアドレス信号を供給する。 - 特許庁
The one or more media cards transmit the respective CIDs of the media cards via the serial data lines in response to a first command from the host requesting the specific CIDs of the respective cards and in response to the host; and when the transmitted CID coincides with one estimated by the host, the host transfers a second command for allocating a relative card address (RCA) to the card having the CID coincident with the estimated one.例文帳に追加
各カードの固有ＣＩＤを要求するホストからの第１のコマンドに応答し、かつ、ホストに応答して、１つ以上のメディアカードは、シリアルデータラインを介してそのメディアカードの各ＣＩＤをホストへ送信し、送信されたＣＩＤがホストから予測されたものと一致する場合、ホストは、ＣＩＤが一致したカードに相対カードアドレス（ＲＣＡ）を割り当てる、第２のコマンドを転送する。 - 特許庁
The memory cache may be configured to permit one or more page attributes of a page located at the matching address to be retrieved from the memory cache and not from the TLB, by further storing in each one of the cache lines a page attribute of the line of data stored in the cache line.例文帳に追加
メモリキャッシュは、適合アドレスに配置されたページの１つまたは複数のページ属性を、ＴＬＢからではなく、メモリキャッシュから検索できるように構成されることができ、これは、キャッシュラインに記憶されたラインデータのページ属性を、キャッシュラインの夫々に更に記憶することによって行われる。 - 特許庁
A scanning line driving circuit 13 outputs a scanning signal which selects a scanning line which is different from a scanning line which is adjacent to a scanning line which is selected at least one step before on the basis of an address signal ADn and adjacent scanning lines, when the scanning line is selected for supplying the data signal or the reset control signal through the data line.例文帳に追加
走査線駆動回路１３は、前記データ信号又は前記リセット制御信号をデータ線を介して供給するために走査線を選択する際、アドレス信号ＡＤｎに基づいて少なくとも１つ前に選択した走査線と隣合う走査線以外の走査線を選択する走査信号を出力する。 - 特許庁
A scanning line driving circuit 13 outputs a scanning signal which selects a scanning line which is different from a scanning line which is adjacent to a scanning line which is selected at least in one step before on the basis of an address signal ADn and adjacent scanning lines, when the scanning line is selected for the purpose of supplying the data signal or the reset control signal through the data line.例文帳に追加
走査線駆動回路１３は、前記データ信号又は前記リセット制御信号をデータ線を介して供給するために走査線を選択する際、アドレス信号ＡＤｎに基づいて少なくとも１つ前に選択した走査線と隣合う走査線以外の走査線を選択する走査信号を出力する。 - 特許庁
Since the plurality of processing units configuring a multiprocessor system manage cache lines each of which is stored in the cache memory, status information 105 indicating with which processing unit the tag information composed of a partial bit field of main storage address information and the data of its cache line are shared is stored together with the cache line.例文帳に追加
マルチプロセッサシステムを構成する複数のプロセッシングユニットは、キャッシュメモリに保持されるキャッシュラインを管理するため、主記憶アドレス情報の一部のビットフィールドからなるタグ情報、そのキャッシュラインのデータがどのプロセッシングユニットと共有されているかを示す状態情報をキャッシュラインと共に保持する。 - 特許庁
A data processing apparatus for securely performing write and read of data between a processor and a nonvolatile memory includes a bus conversion means for converting or decoding the bit array of the respective bid data of data or an address designation signal input via a bus configured of a plurality of signal lines from the processor or the nonvolatile memory, and for outputting the bit data to the nonvolatile memory or the processor.例文帳に追加
プロセッサと不揮発性メモリ間でデータの書き込みと読み出しをセキュアに行なうデータ処理装置において、前記プロセッサまたは前記不揮発性メモリから複数の信号線から成るバスを介して入力されたデータまたはアドレス指定信号の各ビットデータのビット配列を変換また復元し、前記不揮発性メモリまたは前記プロセッサに出力するバス変換手段を備えることを特徴とする。 - 特許庁
This memory is provided with an access control circuit 26 performing internal access operation based on external access operation, a refresh control circuit 22 performing refresh operation, a refresh division control circuit 23 dividing refresh operation into read operation RFRD, first rewrite operation RFRS1, and second rewrite operation RFRS2, and an address discriminating circuit 24 discriminating whether word lines WL to be refleshed coincides is to be accessed during refresh operation.例文帳に追加
このメモリは、外部アクセス動作に基づいて、内部アクセス動作を行うアクセス制御回路２６と、リフレッシュ動作を行うリフレッシュ制御回路２２と、リフレッシュ動作を、読出し動作ＲＦＲＤと第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２とに分割するリフレッシュ分割制御回路２３と、リフレッシュ動作の対象となるワード線ＷＬと、リフレッシュ動作中に行われる外部アクセス動作の対象となるワード線ＷＬとが一致するか否かを判定するアドレス判定回路２４とを備えている。 - 特許庁
An ionization system 22 for a zone demarcated in advance is provided with a plurality of emitter modules 24 spaced around the zone where each emitter module 24 has an individual address and at least one electrical ionizer apparatus, a system controller 28 for individually addressing and controlling each emitter module 24, and communication lines 26 for electrically connecting emitter modules 24 with system controller 28.例文帳に追加
予め画定された区域のためのイオン化システム２２は、各々の放射源モジュールが個別アドレスを有しかつ少なくとも１つの電気イオン化装置を含む、区域のあちこちに間隔を置いて配置されている複数の放射源モジュール２４と、放射源モジュール２４を個別にアドレス指定しかつ制御するためのシステムコントローラ２８と、複数の放射源モジュール２４をシステムコントローラ２８と電気的に接続するための通信線路２６とを備える。 - 特許庁
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