「address lines」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

Array selection address signals 0 are connected to an FUSE00 and an FUSE01 or the like to execute redundancy replacement of bit lines through an inverter 003, and array selection address signals 1 are connected to an FUSE10 and an FUSE11 or the like through an inverter 013.例文帳に追加

アレイ選択アドレス信号０はインバータ００３を経由してビット線の冗長置換を行うためのＦＵＳＥ００、ＦＵＳＥ０１などに接続され、アレイ選択アドレス信号１はインバータ０１３を経由してＦＵＳＥ１０、ＦＵＳＥ１１などに接続されている。 - 特許庁

This invention is characterized in that the address (the personal information) column and/or all the other information written columns of the delivery slip are specially processed to have perforated lines and/or cutting edges and in that the address (the personal information) column and/or all the other information written columns are structured to be cut or torn simply by peeling off from the page end.例文帳に追加

配送伝票の宛名（個人情報）記入欄またはその他情報記入欄全体に、ミシン目や切れ込み線がはいっており、端からめくる事により、宛名（個人情報）記入欄またはその他情報記入欄全体が裁断される仕組みを持つ事を特徴とする。 - 特許庁

For the initial setup period after the elapse of the initial delay period from the start of the power source, the bias potential of an address electrode 11 is raised to the setup potential SV, the write pulses Pwa for the number of lines of one screen are successively impressed to the address electrode 11.例文帳に追加

電源投入時から初期ディレイ期間の経過後の初期セットアップ期間において、アドレス電極１１のバイアス電位がセットアップ電位ＳＶに上昇し、アドレス電極１１に一画面のライン数分の書き込みパルスＰｗａが順に印加される。 - 特許庁

The display panel is driven by firstly placing second discharge cells of respective pixel cells, belonging to display lines, in write address operation in sequence for every display display line according to pixel data in an address period of the subfield at the head of a one-field display period.例文帳に追加

すなわち、１フィールド表示期間の先頭のサブフィールドのアドレス期間において、先ず、画素データに応じて各表示ライン毎に順次その表示ラインに属する画素セル各々の第２放電セルに対して以下の如き書込アドレス動作を実行する。 - 特許庁

Plural redundancy selecting signal lines are made common every plural lines and connected to input terminals of a 3 input NAND gate 5 from redundancy selecting circuits 2A, 2B, 2C in which address decode-signal lines 1A, 1B, 1C are connected to its input terminal and a redundancy cell selecting signal line is connected to its output terminal, and a redundancy cell selecting signal is outputted.例文帳に追加

入力端にアドレスデコード信号線１Ａ、１Ｂ及び１Ｃが接続され出力端にリダンダンシーセル選択信号線が接続されたリダンダンシー選択回路２Ａ、２Ｂ及び２Ｃから、３入力ＮＡＮＤゲート５に複数の前記リダンダンシー選択信号線が複数本ずつ共通化され、ＮＡＮＤゲート５の入力端に接続されて、リダンダンシーセル選択信号を出力する。 - 特許庁

The semiconductor device comprises the memory circuit including: a plurality of dynamic memory cells arranged at respective crossed positions of bit lines and a plurality of word lines; row decoders connected to the plurality of word lines; and row address latch circuits latching read and write row addresses at a transition point of a clock signal and having operation to supply the addresses to the row decoders.例文帳に追加

ビット線及び複数のワード線のそれぞれの交差位置に設けた複数のダイナミックメモリセルと、前記複数のワード線に接続された行デコーダと、読取及び書込行アドレスをクロック信号の遷移点でラッチし、該アドレスを前記行デコーダに供給する働きがある行アドレスラッチ回路とを備えたメモリ回路から成る半導体装置である。 - 特許庁

A microcomputer system composed of a 1-chip microcomputer is provided with an exclusive-OR means 12, a function for converting the address and data signals in address and data lines with the exterior memory 14 is provided by the exclusive-OR means 12 and the address and data signals converted by the function or only instruction code signals are stored in the exterior memory 14 beforehand.例文帳に追加

１チップマイコンからなるマイコンシステムにおいて排他的論理和手段１２を備え、その排他的論理和手段１２により、外付メモリ１４との間のアドレス及びデータ線におけるアドレス及びデータ信号を変換する機能を有し、その機能により変換したアドレス及びデータ信号あるいは命令コード信号のみを外付メモリ１４に予め格納しておく。 - 特許庁

This device is a semiconductor memory consisting of a plurality of memory cells arranged along a row and a column, word lines connected to all rows are pre-charged (standby state) based on specification of a row address externally specified, that is, activation of address buffer output, simultaneously, redundancy discrimination operation and address decoding operation are started in parallel.例文帳に追加

本発明の半導体記憶装置は、行及び列に沿って配列された複数のメモリセルからなる半導体記憶装置であり、外部から指定される行アドレスの指定、即ちアドレスバッファ出力の活性化を契機として、全ての行に接続されるワード線をプリチャージ（待機状態）し、同時に冗長判定動作とアドレスデコード動作を並行して開始する。 - 特許庁

The magnetic memory is provided with a magnetic storage element in which one electrode is connected to a first address line and the other electrode is connected to a gate, a MOS transistor in which the drain and source are connected to the first and second address lines, and a capacitor in which the gate of the transistor is connected to the address line.例文帳に追加

一方の電極が第１のアドレス線に接続された磁性体記憶素子と、磁性体記憶素子の他方の電極がゲートに接続され、ドレインとソースとが第１のアドレス線と第２のアドレス線に接続されたＭＯＳトランジスタと、トランジスタのゲートと第２のアドレス線とを接続するコンデンサとを備えた構成とした。 - 特許庁

In this cache memory controller 100, an SP flag is installed in each of the sub-lines of an L2 cache 13a, and an access virtual address is acquired from an instruction control part 11 by a cache control part 12, and when any data corresponding to the access virtual address do not exist, an L2 cache access address is output to an L2 cache control part 13.例文帳に追加

キャッシュメモリ制御装置１００は、Ｌ２キャッシュ１３ａのサブラインごとにＳＰフラグを設け、命令制御部１１からアクセス仮想アドレスをＬ１キャッシュ制御部１２が取得し、アクセス仮想アドレスに対応するデータが存在しない場合に、Ｌ２キャッシュアクセスアドレスをＬ２キャッシュ制御部１３に出力する。 - 特許庁

The internal circuit 10 mounted on an LSI 100 includes an address controller 106 which monitors whether or not addresses of bus lines 111 and 112 are addresses in a predetermined specific address area while the CPU 101 executes the program stored in the external memory 20 and notifies the CPU of addresses in the specific address area when detecting them.例文帳に追加

ＬＳＩ１００に搭載された内部回路１０が、ＣＰＵ１０１での、外部メモリ２０に格納されたプログラムの実行中に、バスライン１１１，１１２のアドレスが、あらかじめ定められた所定のアドレス領域内のアドレスであるか否かをモニタし、所定のアドレス領域内のアドレスを検出したときにＣＰＵに通知するアドレスコントローラ１０６を含む。 - 特許庁

The address conversion information is acquired in accordance with the change of the address information being the change request of the output lines of the virtual container and the exchange operation of the virtual container can be performed in real time because the virtual container is made so as to be outputted to the line of a destination based on the inputted address information.例文帳に追加

そして、そのバーチャルコンテナを入力されるアドレス情報に基づいた宛先の回線へ出力するようにしたので、バーチャルコンテナの出力回線の変更要求であるアドレス情報の変更に応じてアドレス変換情報を取得し、リアルタイムにバーチャルコンテナの交換動作を行うことができる。 - 特許庁

This magnetic memory is provided with a magnetic storage element in which one electrode is connected to a first address line, the other electrode to the gate, a MOS transistor in which the drain and source are connected to the first and second address lines, and a resistor connects the gate of the transistor to the second address line.例文帳に追加

一方の電極が第１のアドレス線に接続された磁性体記憶素子と、磁性体記憶素子の他方の電極がゲートに接続され、ドレインとソースとが第１のアドレス線と第２のアドレス線に接続されたＭＯＳトランジスタと、トランジスタのゲートと第２のアドレス線とを接続する抵抗とを備えた構成とした。 - 特許庁

The address subsection judges a bus cycle based on linkage whether the CPU monitors waiting lines between external devices or the CPU waits a waiting state a certain number of times.例文帳に追加

アドレスサブセクションは、ＣＰＵが外部デバイス間の待ちラインをモニターするか、ＣＰＵが待ち状態をある回数だけ待つか、の関連付けに基づいてバスサイクルを判定する。 - 特許庁

The diffraction grating for precisely realizing the spatial frequency by properly changing the interval of grating lines (the number of address grids)in the charged particle beam scanning, and the method of forming the diffraction grating are provided.例文帳に追加

荷電粒子ビーム走査時に格子線間隔（アドレスグリッド数）を適宜変化させることで、空間周波数を精度良く実現した回折格子及びその回折格子の作製方法を提供する。 - 特許庁

At least one of the address lines enables the encryption mechanism to encrypt data before storage in the memory, and to decrypt data after retrieval from the memory.例文帳に追加

アドレスラインのうち少なくとも１本は、暗号化機構が、データをメモリに記憶する前に暗号化し、メモリから取り出した後に復号化できるようにする。 - 特許庁

The semiconductor memory device executes refresh to word lines sequentially corresponding to the row address designated by the value of a refresh counter under normal operation.例文帳に追加

本発明の半導体記憶装置は、通常動作時に所定の間隔でリフレッシュ要求を受けたとき、リフレッシュカウンタ１５のカウント値により示される行アドレスに対応するワード線を対象として順次リフレッシュを実行する。 - 特許庁

The pixel data DR, DG, DB are sent to a signal line corresponding to the pixel selection address ax among signal lines X1,..., Xn via a signal line driving circuit 14.例文帳に追加

画素データＤＲ，ＤＧ，ＤＢは、信号線駆動回路１４を経て信号線Ｘ１，…，Ｘｎのうちの画素選択用アドレスａｘに対応する信号線に送出される。 - 特許庁

In a test mode, the sense amplifier control circuit changes a time interval from activation of word lines to the activation of the sense amplifier activation signal according to the column address.例文帳に追加

試験モード中に、センスアンプ制御回路は、ワード線が活性化されてからセンスアンプ活性化信号が活性化されるまでの時間間隔をコラムアドレスに応じて変更する。 - 特許庁

A memory controller circuit 15 reads the data from the same memory address of the plurality of memories 13, and simultaneously reads the pixel data of the same section of the plurality of adjacent lines.例文帳に追加

メモリコントローラ回路１５は、複数のメモリ１３の同一メモリアドレスからデータを読み出すことによって、隣接する複数のラインの同一部分の画素データを同時に読み出す。 - 特許庁

At the time of canceling the simultaneous multi-address transmitting mode, an audible or visible message is outputted until any one of the said plural lines becomes usable for speaking.例文帳に追加

同時同報送信モードの解除を行なう場合、通話目的で前記複数の回線のいずれかが使用可能になるまで可聴あるいは可視的なメッセージを出力する。 - 特許庁

At this time, bias pulses 900 having the same polarity and a low voltage with respect to the pulses for display are impressed to entire address electrode lines while the pulses for display are impressed.例文帳に追加

ここで、表示用パルスが印加される時間に表示用パルスに対して同一な極性と低電圧のバイアスパルス900が全てのアドレス電極ラインに印加される。 - 特許庁

A control circuit 19 for raising plural word lines to which the row address pre-decode signal and plural word line rise test mode switching signal AWL are inputted is connected with the row decoder 18.例文帳に追加

ロウデコーダ１８には、ロウアドレスプリデコード信号と複数ワード線立ち上げテストモード切り換え信号ＡＷＬとが入力される複数ワード線立ち上げ用制御回路１９が接続されている。 - 特許庁

An address multiplex selection detection circuit 1 detects whether a plurality of addresses corresponding to a plurality of the word lines are simultaneously selected according to the value of a line predecoding signal generated by the line predecoder 83.例文帳に追加

アドレス多重選択検出回路１は、行プリデコーダ８３で生成された行プリデコード信号の値によって、複数のワード線に対応する複数のアドレスが同時に選択されたか否かを検出する。 - 特許庁

To provide a plasma display device having good display performance in a structure with extra fine bus lines and address electrodes, such as PDP with high-definition cells, and to provide its production.例文帳に追加

ハイビジョンなどの高精細セルを有するPDPなど、非常に細いバスラインやアドレス電極を有する構成であっても、良好な表示性能を発揮することが可能なプラズマディスプレイ表示装置とその製造方法を提供する。 - 特許庁

A data code wire group on which row addresses of the display panel are based and a wire group of address electrode lines are crossed across a compound layer formed of an insulating film and a diode function film.例文帳に追加

ディスプレイパネルの行アドレスの基となるデータコード配線群と、アドレス電極ラインの配線群とを、絶縁膜とダイオード機能膜から成る複合層を挟んで交叉させる。 - 特許庁

To provide a semiconductor memory element having a column redundancy structure allowing to minimize a chip area increase even when a plurality of column selection lines are enabled for one column address.例文帳に追加

一つのコラムアドレスに対して複数のコラム選択ラインがイネーブルされる場合にも、チップ面積増大を最小化できるコラムリダンダンシー構造を有する半導体メモリ素子を提供すること。 - 特許庁

A photo-imageable insulating layer having a plurality of contact bias 35 or apertures is disposed between address lines 5, 7 and pixel electrode 3 to allow them to overlap.例文帳に追加

複数のコンタクト・バイアス３５あるいは開口部を有するフォトイメージ形成型絶縁層をアドレス線５、７とピクセル電極３間に設け、両者を重複可能とする。 - 特許庁

A plurality of word lines connected to the cell transistor in the memory cell block are selected sequentially by a word line selecting circuit 15 based on an address signal during an active cycle period.例文帳に追加

アクティブサイクル期間中にアドレス信号に基づいて、ワード線選択回路１５によりメモリセルブロック内のセルトランジスタに接続された複数のワード線が順次選択される。 - 特許庁

Single/multiple selection of word lines and boosting voltage are controlled with a control circuit 14 on the basis of a discrimination result of a comparing circuit 22 for comparing information stored in a register 21 with a row address.例文帳に追加

ワード線の単一・多重選択及び昇圧電圧は、レジスタ２１に格納した情報と、行アドレスとを比較する比較回路２２の判定結果に基づいて制御回路１４により制御される。 - 特許庁

Switching of connection between the measurement bus net and a measurement terminal pad 40 is appropriately and electrically controlled with X, Y address selection signal lines 31, and 32.例文帳に追加

その測定バス・ネットの、測定端子パッド４０との接続の切り替えを、適宜、Ｘ，Ｙアドレス選択信号線３１，３２によって電気的に制御する構成となっている。 - 特許庁

Storage parts 112, 122 are connected with the respective address data lines 115, 125 corresponding to the information processing parts 111, 121 and store boot programs of the information processing parts 111, 121 respectively.例文帳に追加

記憶部１１２，１２２は、情報処理部１１１，１２１に対応してそれぞれのアドレスデータ線１１５，１２５に接続されており、情報処理部１１１，１２１のブートプログラムをそれぞれ記憶している。 - 特許庁

The semiconductor memory device is provided with a memory array, word lines, bit line pairs, a sense amplifier, a dummy cell row, an address control part and a timing generating circuit.例文帳に追加

本発明の半導体記憶装置は、メモリセルアレイ、ワード線、ビット線対、センスアンプ、ダミーセル列、アドレス制御部、タイミング発生回路を具備する。 - 特許庁

A digital process circuit 14 inputs an image signal during a blanking term of a solid-state image sensor 1 in the form of pixels over a plurality of horizontal lines and determines an average value of image signals for each horizontal address of the pixel.例文帳に追加

ディジタルプロセス回路１４は、固体撮像素子１のブランキング期間における画像信号を複数の水平ラインの画素の形で入力し、画像信号の平均値を、画素の水平アドレスごとに求める。 - 特許庁

A selector circuit 6 selects and outputs port information of the memory 4a-4m connected to the most signal lines among the port information outputted from the plurality of memories 4a-4m according to the node address.例文帳に追加

選択回路６は、ノードアドレスに応じて複数の記憶装置４ａ〜４ｍから出力されるポート情報のうち、最も多くの信号線が接続された記憶装置４ａ〜４ｍのポート情報を選択して出力する。 - 特許庁

Thereby the inkjet printed electroconductive lines on the bottom base substrate, for example, the fixation between the address electrode and the bath electrode of the inkjet printing type and the improvement of the wear and abrasion and the flexibility can be accomplished.例文帳に追加

これにより、基底基板上のインクジェット印刷型の導電性ライン、例えば、インクジェット印刷型のアドレス電極及びバス電極の固着、耐磨滅性及び可撓性を改善する。 - 特許庁

For reading, a voltage is applied between the address lines connected to the transistor to make determination so as to make the potential difference between the gate and the source or the drain of the transistor connected to the storage element larger than the operation threshold voltage.例文帳に追加

読出しは、記憶素子に接続されたトランジスタのゲートとソース又はドレイン間の電位差を動作しきい電圧より大きくなるように、そのトランジスタに接続されたアドレス線間に電圧を印加して、判別する。 - 特許庁

A host computer 3000 acquires deformation information specifying a reading address corresponding to deformation of scanning lines from a laser beam printer 100.例文帳に追加

ホストコンピュータ３０００は、走査ラインの変形に応じた読み出しアドレスを指定するための変形情報をレーザビームプリンタ１００から取得する。 - 特許庁

To easily and precisely give the identification code of a table frame by using the position order of the ruled lines constituting the frame without using address information of the table frame.例文帳に追加

表枠のアドレス情報を使用することなく、枠を構成している罫線の位置順序を用いることにより、簡単に精度よく表枠の識別符号を付与する。 - 特許庁

An amplifier enable signal is timed with the column read address so that the amplifier is turned "off" when not in use and both data read lines ("DR" and "DRB") are precharged "high".例文帳に追加

増幅器が用いられていないときには「オフ」にされ、さらには両方のデータ読出線（「ＤＲ」および「ＤＲＢ」）が「ハイ」にプリチャージされるように、増幅器イネーブル信号が、列読出アドレスとタイミングをとられる。 - 特許庁

In the liquid crystal display, a photo image formation type insulating layer 33 having a plurality of contact biases or openings is disposed between address lines 5, 7 and a pixel electrode 3 and overlapping is enabled between the two.例文帳に追加

複数のコンタクト・バイアスあるいは開口部を有するフォトイメージ形成型絶縁層33をアドレス線5,7とピクセル電極3間に設け、両者を重複可能とする。 - 特許庁

Pixel information written in a memory 106 is read based on the vertical read address VRAd from the control means 14 and a line memory 11 stores pixel information by a prescribed number of lines.例文帳に追加

メモリ１０６に書き込まれた画素情報は、制御手段１４からの垂直読み出しアドレスＶＲＡｄに基づき読み出され、ラインメモリ１１にて所定ライン分の画素情報が保持される。 - 特許庁

To maximize use efficiency so that information rate for all DRAM pins become always approximately equal while the number of address control pins and signal lines required to access the DRAM is made to the minimum.例文帳に追加

ＤＲＡＭにアクセスするのに必要なアドレス制御ピンと信号線の数を最小限にすると同時に、すべてのＤＲＡＭピンの情報率が常にほぼ等しくなるように使用効率を最大限にすること。 - 特許庁

To decrease the number of signal lines by using an I2C bus in the case of serially connecting plural pieces of option equipment and to set the address (ID) of each of option equipment with a simple configuration.例文帳に追加

複数のオプション機器を直列に接続する場合にＩ^２Ｃバスを用いて信号線を減少し、また、簡単な構成で各オプション機器のアドレス（ＩＤ）を設定する。 - 特許庁

A readout control part 40 sets a readout address so that in the respective frames, straight lines passing the ventricle center of gravity point and the valve ring part center of gravity point overlap each other.例文帳に追加

読み出し制御部４０は、各フレームにおける心室重心点と弁輪部重心点を通る直線が重なるように読み出しアドレスを設定する。 - 特許庁