「"address lines"」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The addressing circuit (250) has a first set of address lines (116) and a second set of address lines (126) for addressing the crosspoint memory array (25).例文帳に追加

アドレス指定回路(250)は、クロスポイントメモリアレイ(25)をアドレス指定するための第１の組のアドレスライン(116)と第２の組のアドレスライン(126)を有する。 - 特許庁

An electronic paper driving circuit (20) which drives horizontal address lines 14 and vertical address lines 16 is connected to the electronic paper (10) through a cable (22).例文帳に追加

水平アドレス線１４及び垂直アドレス線１６を駆動する電子ペーパ駆動回路（２０）を、ケーブル（２２）を介して電子ペーパ（１０）に接続する。 - 特許庁

The electronic paper (10) has a display area (or display body) 12 where an image is displayed, a plurality of horizontal address lines (14), and a plurality of vertical address lines (16).例文帳に追加

電子ペーパ（１０）は、画像を表示する表示域（又は表示体）１２と、複数の水平アドレス線（１４）と、複数の垂直アドレス線（１６）を具備する。 - 特許庁

A memory structure comprises a plurality of banks (each bank comprises a plurality of blocks), a plurality of timing critical address lines (the number of critical address lines is equal to the number of banks) connected to all of the blocks in respective ones of the blocks, and a plurality of dedicated address lines connected to respective ones of the blocks.例文帳に追加

複数のバンク（バンクのそれぞれに、複数のブロックが含まれる）、バンクのそれぞれ１つのブロックのすべてに接続された複数のタイミング・クリティカルなアドレス線（クリティカルなアドレス線の数はバンクの数に等しい）、およびブロックのそれぞれ１つに接続された複数の専用アドレス線を含むメモリ構造。 - 特許庁

The plasma display device includes a plurality of scan lines including first and second display lines, a plurality of address lines crossing the plurality of scan lines, and pluralities of first and second discharge cells respectively defined by the plurality of first display lines and the plurality of address lines and by the plurality of second display lines and the plurality of address lines.例文帳に追加

前記装置は、第１及び第２表示ラインを各々含む複数の走査ライン、複数の走査ラインと交差する方向に形成されている複数のアドレスライン、複数の第１表示ラインと複数のアドレスラインにより、各々形成される複数の第１放電セル及び複数の第２表示ラインと複数のアドレスラインにより、各々形成される複数の第２放電セルを含む。 - 特許庁

All of the pullup circuit element (112), pulldown circuit element (122), and address lines (116, 126) have a crosspoint resistance element.例文帳に追加

プルアップ回路素子(112)、プルダウン回路素子(122)、アドレスライン(116、126)はいずれもクロスポイント抵抗素子を有する。 - 特許庁

The electronic device 10 has an array of pixels 12 where row and column address lines 18 and 20 specifying the respective pixels 12 are arrayed.例文帳に追加

各画素１２を指定する行及び列アドレスライン１８，２０が配列された画素１２のアレイを有する電子装置１０。 - 特許庁

An address bus that determines the location of data stored or retrieved from the system memory has a plurality of address lines.例文帳に追加

システムメモリに記憶すべきまたはシステムメモリから取り出すべきデータの位置を決定するアドレスバスは、複数のアドレスラインを備えている。 - 特許庁

Address lines 7 are connected to the row decoder 4 through a limiting circuit 8, and a control line 9 connects the control part 5 and the limiting circuit 8.例文帳に追加

アドレス線７はリミッタ回路８を介してロウデコーダ４と接続され、制御線９は制御部５とリミッタ回路８とを接続する。 - 特許庁

To accurately perform a test of a connection performance to a flash memory and peripheral circuits thereof along with upper address lines.例文帳に追加

フラッシュメモリとその周辺回路との接続性試験を上位アドレス線を含めて適確に行なう。 - 特許庁

A first controlled object 3 is specified by a plurality of address lines B0 to B15 and is subjected to motion control.例文帳に追加

第１の制御対象３は、複数のアドレスラインＢ０〜Ｂ１５によって指定されて動作制御される。 - 特許庁

A method involves use of a sequence of address configurations covering L memory lines and (n) address lines.例文帳に追加

本方法は、Ｌ個のメモリライン及びｎ個のアドレスラインを有するアドレス構成のシーケンスを使用することを含む。 - 特許庁

In this bit reverse access circuit for rearranging plural data stored in the memory 2, plural address lines for accessing the memory from a CPU 1 are provided with address bus selecting means 3 for reconnecting address lines to one another.例文帳に追加

メモリ２に格納された複数のデータの並び替えを行うビットリバースアクセス回路において、ＣＰＵ１から前記メモリに対するアクセスを行う複数のアドレス線に、アドレス線相互を接続替えするアドレスバス切替手段３を設けたことを特徴とするビットリバースアクセス回路。 - 特許庁

At least one of the address lines enables the encryption mechanism to encrypt data before storage in the memory, and to decrypt data after retrieval from the memory.例文帳に追加

アドレスラインのうち少なくとも１本は、暗号化機構が、データをメモリに記憶する前に暗号化し、メモリから取り出した後に復号化できるようにする。 - 特許庁

The respective address latch circuits 18A, 18B conduct burn-in tests of corresponding address lines RAD, CAD on the basis of the test signal AD0-2.例文帳に追加

アドレスラッチ回路１８Ａ、１８Ｂのそれぞれは、試験信号ＡＤ０−２に基づいて、対応するアドレス線ＲＡＤ、ＣＡＤのバーイン試験を行う。 - 特許庁

A photo-imageable insulating layer having a plurality of contact bias 35 or apertures is disposed between address lines 5, 7 and pixel electrode 3 to allow them to overlap.例文帳に追加

複数のコンタクト・バイアス３５あるいは開口部を有するフォトイメージ形成型絶縁層をアドレス線５、７とピクセル電極３間に設け、両者を重複可能とする。 - 特許庁

The MOS transistors 8-19 as switches are arranged in a matrix form, and sequentially drive the gate signal lines G1-G12 by the signals of address lines and multiplex lines.例文帳に追加

スイッチとしてのＭＯＳトランジスタ８〜１９は、マトリックス状に構成され、アドレス線、マルチプレックス線の信号により、ゲート信号線Ｇ１〜Ｇ１２を順次駆動する。 - 特許庁

For reading, a voltage is applied between the address lines connected to the transistor to make determination so as to make the potential difference between the gate and the source or the drain of the transistor connected to the storage element larger than the operation threshold voltage.例文帳に追加

読出しは、記憶素子に接続されたトランジスタのゲートとソース又はドレイン間の電位差を動作しきい電圧より大きくなるように、そのトランジスタに接続されたアドレス線間に電圧を印加して、判別する。 - 特許庁

In the liquid crystal display, a photo image formation type insulating layer 33 having a plurality of contact biases or openings is disposed between address lines 5, 7 and a pixel electrode 3 and overlapping is enabled between the two.例文帳に追加

複数のコンタクト・バイアスあるいは開口部を有するフォトイメージ形成型絶縁層33をアドレス線5,7とピクセル電極3間に設け、両者を重複可能とする。 - 特許庁

To make update timing of display coincident even without requiring a signal dedicated to synchronism such as a Vsync signal when an LED unit differing in the number of address lines is connected.例文帳に追加

Ｖｓｙｎｃ信号等の同期専用の信号等を要することなく、アドレスライン数の異なるＬＥＤユニットを接続しても、表示の更新タイミングを一致できるようにする。 - 特許庁

The burn-in test of wiring of a peripheral circuit is conveniently achieved by burning-in the address lines RAD, CAD with the address latch circuits 18A, 18B on the basis of the test signal AD0-2.例文帳に追加

試験信号ＡＤ０−２に基づいてアドレスラッチ回路１８Ａ、１８Ｂによりアドレス線ＲＡＤ、ＣＡＤをバーインすることで、周辺回路の配線のバーイン試験を簡易に実施できる。 - 特許庁

In using a predetermined number of bits among the address lines of a memory and continuously accessing, respective address values sequentially outputted to the predetermined number of bits are set so as to reduce the number of times of the inversion of the respective bits.例文帳に追加

メモリのアドレス線のうちの所定数のビットを用いて連続的にアクセスする場合に、前記各ビットの反転回数が少なくなるように前記所定数のビットに順次出力される各アドレス値を設定するようにする。 - 特許庁

To provide a method and a device for inspecting a memory, in which the number of access to the memory is reduced and the electric conduction of the address lines and data lines of memory parts loaded on a board is confirmed in a short inspection time.例文帳に追加

メモリへのアクセス回数を少なくし、短い検査時間でボード上に搭載したメモリ部品のアドレス線とデータ線の導通を確認するメモリー検査方法およびメモリー検査装置を提供する点にある。 - 特許庁

For reading, a voltage changing over time is applied between the address lines connected to the transistor to increase the potential difference between the gate and the source or the drain of the transistor connected to the storage element higer than the operation threshold voltage.例文帳に追加

読出しは、記憶素子に接続されたトランジスタのゲートとソース又はドレイン間の電位差を動作しきい電圧より大きくなるように、そのトランジスタに接続されたアドレス線間に時間変化する電圧を印加して、判別する。 - 特許庁

The semiconductor memory MEM has: plurality of address latch circuits 18A, 18B to latch the address AD; address lines RAD, CAD connected to the plurality of address latch circuits 18A, 18B respectively; and a plurality of address buffers ABUF0-2 to which a test signal AD0-2 is input.例文帳に追加

半導体メモリＭＥＭは、アドレスＡＤをラッチする複数のアドレスラッチ回路１８Ａ、１８Ｂと、複数のアドレスラッチ回路１８Ａ、１８Ｂのそれぞれに接続されるアドレス線ＲＡＤ、ＣＡＤと、試験信号ＡＤ０−２が入力される複数のアドレスバッファＡＢＵＦ０−２とを有する。 - 特許庁

In a method addressing a solid state memory having address logic, a set of address elements is set by making (t) having address logic as the maximum allowable number of defective address lines and by allotting a set of address setting having symmetric distance of at least (t+1).例文帳に追加

アドレスロジックを有する固体メモリをアドレスする方法において、アドレスロジックを有するｔを欠陥のあるアドレスラインの最大許容可能数として、少なくともｔ＋１の対称距離を有するアドレス設定のセットを割当てることによって、アドレス素子のセットを設定する。 - 特許庁

Although the same address lines are provided to each bank, address control logic ensures that each successive RMW cycle is handled by a different bank, so that another RMW cycle can be started in one bank while the previous RMW cycle is still performed in another bank.例文帳に追加

各バンクには同じアドレスラインが設けられているが、アドレス制御ロジックによって連続するＲＭＷサイクルはそれぞれ異なるバンクが処理するように保証されているので、前のＲＭＷサイクルがあるバンクでまだ実行されている間であっても、別のＲＭＷサイクルを別のバンクで開始することができる。 - 特許庁

An address mapper 16 is situated between the accumulator 14 and address lines of the lookup table 18 to map the rising and falling edge portions of the phase accumulator values into large regions of the lookup table, while phase accumulator values corresponding to high and low logic levels are mapped into small regions of the lookup table.例文帳に追加

アドレス・マッパー１６がアキュムレータ１４とＬＵＴ１８のアドレス・ラインの間に配置され、位相アキュムレータ値の立ち上がり及び立ち下がりエッジ個所をＬＵＴ１８の複数の主要領域にマッピングする一方、ハイ及びロー論理レベルについてはＬＵＴの小領域にマッピングする。 - 特許庁

The magnetic memory is provided with a magnetic storage element in which one electrode is connected to a first address line and the other electrode is connected to a gate, a MOS transistor in which the drain and source are connected to the first and second address lines, and a capacitor in which the gate of the transistor is connected to the address line.例文帳に追加

一方の電極が第１のアドレス線に接続された磁性体記憶素子と、磁性体記憶素子の他方の電極がゲートに接続され、ドレインとソースとが第１のアドレス線と第２のアドレス線に接続されたＭＯＳトランジスタと、トランジスタのゲートと第２のアドレス線とを接続するコンデンサとを備えた構成とした。 - 特許庁

The CPU 1 has mutually different first and second combination CPU address lines, and by connecting the first combination CPU address line to the memory 2 via the buffer 3 and connecting the second combination CPU address line to the DSP 4, performs address control for the memory 2 and the DSP 4, thereby performing control for writing a program stored in the memory 2 into the DSP 4 via a data bus.例文帳に追加

ＣＰＵ１は、互いに異なる第１及び第２の組み合わせＣＰＵアドレス線を有し、第１の組み合わせＣＰＵアドレス線をバッファ３を介してメモリ２に接続し、第２の組み合わせＣＰＵアドレス線をＤＳＰ４に接続し、メモリ２及びＤＳＰ４に対してアドレス制御を行うことで、メモリ２に格納されているプログラムをデータバスを介してＤＳＰ４に書き込む制御を行う。 - 特許庁

The memory inspecting device is composed approximately of a data processor 130 operated by program control, an input means 100 such as a keyboard, an output means 110 such as a display, a storage device 120, in which information is stored, and a block to be inspected 140 connected by the address lines and data lines of the memory, etc., to be inspected.例文帳に追加

図１のブロック図に示すように、本実施の形態１に係るメモリ検査装置はプログラム制御により動作するデータ処理装置１３０とキーボード等の入力手段１００とディスプレイ等の出力手段１１０と情報を記憶する記憶装置１２０と検査対象であるメモリ等のアドレス線およびデータ線で接続された検査対象ブロック１４０とから概略構成される。 - 特許庁

This magnetic memory is provided with a magnetic storage element in which one electrode is connected to a first address line, the other electrode to the gate, a MOS transistor in which the drain and source are connected to the first and second address lines, and a resistor connects the gate of the transistor to the second address line.例文帳に追加

一方の電極が第１のアドレス線に接続された磁性体記憶素子と、磁性体記憶素子の他方の電極がゲートに接続され、ドレインとソースとが第１のアドレス線と第２のアドレス線に接続されたＭＯＳトランジスタと、トランジスタのゲートと第２のアドレス線とを接続する抵抗とを備えた構成とした。 - 特許庁

The memory controller 109 interposed between SDRAM 804 and 805 and a CPU for mutually matching plural address lines or plural control signal lines, has a COL signal for identifying whether the address line is a column signal or row signal and mutliplexers 502 and 503 for selectively setting the address line to be used for the column signal or address line to be used for the row signal on the basis of the COL signal.例文帳に追加

SDRAM８０４、８０５とＣＰＵとの間に介在して複数のアドレス線や複数の制御信号線のうち相互に整合を行うメモリ制御装置１０９であって、アドレス線のうちカラム信号かロー信号かを識別するＣＯＬ信号と、ＣＯＬ信号に基づいてカラム信号に使用するアドレス線とアドレス線のうちロー信号に使用するアドレス線とに選択的に設定するマルチプレクサ５０２、５０３を有することを特徴とするものである。 - 特許庁