「address lines」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The column decoder (10) selects four bit lines per address.例文帳に追加

カラムデコーダ(10)は一アドレス当たりビット線を4本選択する。 - 特許庁

A column decoder (10) selects eight bit lines per address.例文帳に追加

カラムデコーダ(10)は一アドレス当たりビット線を8本選択する。 - 特許庁

The address lines of the circuit boards are connected to the terminals of the input connectors.例文帳に追加

回路基板のアドレス線は、入力コネクタの端子に結合される。 - 特許庁

The plasma display device includes a plurality of scan lines including first and second display lines, a plurality of address lines crossing the plurality of scan lines, and pluralities of first and second discharge cells respectively defined by the plurality of first display lines and the plurality of address lines and by the plurality of second display lines and the plurality of address lines.例文帳に追加

前記装置は、第１及び第２表示ラインを各々含む複数の走査ライン、複数の走査ラインと交差する方向に形成されている複数のアドレスライン、複数の第１表示ラインと複数のアドレスラインにより、各々形成される複数の第１放電セル及び複数の第２表示ラインと複数のアドレスラインにより、各々形成される複数の第２放電セルを含む。 - 特許庁

An address discriminating part 107 retrieves address/name information corresponding to the separated address/name character lines from an address database 106 to output record numbers added to the address/name information to an address frequency database 108.例文帳に追加

宛先判別部107は、上記分離された住所、名称の文字列に対応する住所、名称情報を宛先データベース106から検索し、その住所、名称情報に付加されたレコード番号を宛先頻度データベース108へ出力する。 - 特許庁

The image processing section 107 is controlled so that a write-address at writing pixel data of odd lines in an SRAM 701 may get larger than a read-address and the write-address at writing the pixel data of even lines may get smaller than the read-address.例文帳に追加

画像処理部107は、SRAM701に奇数ラインの画素データを書込む時の書込みアドレスは読出しアドレスより大きく、偶数ラインの画素データを書込む時の書込みアドレスは読出しアドレスより小さくなるように制御する。 - 特許庁

The address driving part 3 applies an address driving signal by a display data signal inputted on corresponding address electrode lines.例文帳に追加

アドレス駆動部3は入力される表示データ信号によるアドレス駆動信号を相応するアドレス電極ラインに印加する。 - 特許庁

When the number of lines measured by a line number measuring part 42 reaches the predetermined number of lines, a transfer origin address generating part 43 adds an offset address set by an offset address setting part 41 to a transfer origin address, and outputs it to a memory A32 as an address.例文帳に追加

ライン数計数部４２によって計数されたライン数が所定ライン数の場合に、転送元アドレス生成部４３が、転送元アドレスにオフセットアドレス設定部４１に設定されたオフセットアドレスを加算してメモリＡ３２にアドレスとして出力する。 - 特許庁

By activating the word lines in the unit of memory cell group on the basis of not only the first address but also part of the second address which activates the bit lines, the number of word lines activated for accessing can be made the minimum at all times.例文帳に追加

第１アドレスだけでなく、ビット線を活性化する第２アドレスの一部に基づいて、メモリセルグループの単位でワード線を活性化することで、アクセスするために活性化されるワード線の数を常に最小限にできる。 - 特許庁

Further, at the time of automatic refresh operation of a test mode, as the address selector 15 selects an external address TAiB and outputs it, word lines of main cells and word lines of spare cells can be sequentially accessed by adjusting externally the external address TAiB.例文帳に追加

アドレス選択器は、前記テストモードの自動リフレッシュ動作時には前記モードレジスターセット信号の活性化に応答して外部から印加される外部アドレスを選択してメモリセルアレイに出力する。 - 特許庁

A scanning line driving circuit 15 sends scanning signals V to the scanning lines corresponding to the pixel selection address ay among scanning lines Y1,..., Ym.例文帳に追加

走査線駆動回路１５では、走査線Ｙ１，…，Ｙｍのうちの画素選択用アドレスａｙに対応する走査線に走査信号Ｖが送出される。 - 特許庁

The decoder circuit 13a inputs an address signal ADn and properly selects any one of the scanning lines on the basis of the address signal ADn.例文帳に追加

デコーダ回路１３ａはアドレス信号ＡＤｎを入力し、アドレス信号ＡＤｎに基づいて各走査線のいずれか一つを適宜に選択する。 - 特許庁

An address bus that determines the location of data stored or retrieved from the system memory has a plurality of address lines.例文帳に追加

システムメモリに記憶すべきまたはシステムメモリから取り出すべきデータの位置を決定するアドレスバスは、複数のアドレスラインを備えている。 - 特許庁

The first decoder activates word lines in the unit of memory cell group on the basis of a first address and the n pieces of bits within a second address.例文帳に追加

第１デコーダは、第１アドレスと第２アドレス内のｎ個のビットとに基づいてメモリセルグループの単位でワード線を活性化する。 - 特許庁

A word line selecting part 4 activates word lines being different during write-in or during read-out for the same address value of an address signal.例文帳に追加

ワード線選択部４は、アドレス信号の同じアドレス値に対して、書き込み時と読み出し時とでは異なるワード線を活性化させる。 - 特許庁

To easily increase the number of combinations of capacitors of a finely-divided memory bank without greatly increasing address signals and address signal lines.例文帳に追加

アドレス信号およびアドレス信号線の大幅な増加を招くことなく、細分化したメモリバンクの容量の組み合わせ数を容易に増加させる。 - 特許庁

Memories 4a-4m are connected to the same number of address bus signal lines as the number of bits of a network address.例文帳に追加

アドレスバス２ａａは、接続先ノードを一意に特定するノードアドレスを構成するビットに対応した信号線を有する。 - 特許庁

Another possible solution is for the user to address particular LAN locations which correspond to external lines 例文帳に追加

もう一つの方法は,ユーザが外線に対応している特定のLANの位置をアドレスすることである - コンピューター用語辞典

This operation is repeated for the number of the address lines (S6 to S9).例文帳に追加

このような動作をアドレス線の線数分繰り返す（Ｓ６〜Ｓ９）ことにより検査する。 - 特許庁

A tentative unique address is set to a terminal that is newly connected to the signal lines L.例文帳に追加

新たに信号線Ｌに接続される端末器は暫定固有アドレスを設定しておく。 - 特許庁

In the test mode, address lines on the upper side are output to a data line, for example.例文帳に追加

テストモードにおいては、例えばアドレス線の上位側をデータ線に出力する。 - 特許庁

To unnecessitate control lines for setting address between a main control section and terminal control sections.例文帳に追加

主制御部と端末制御部との間にアドレス設定用の制御ラインを設ける必要をなくす。 - 特許庁

Dummy bit lines are arranged on the opposite side of an address decoder across a data storage section.例文帳に追加

データ記憶部を挟んでアドレスデコーダの反対側にダミービット線を設置する。 - 特許庁

To reduce the routing resources on the boards and ASICs we multiplex the address lines. 例文帳に追加

基板とASICのルーティングリソースを減らすために、アドレス線は多重化してある。 - Electronic Frontier Foundation『DESのクラック：暗号研究と盗聴政策、チップ設計の秘密』

An X address decoder 120 controlled by an X control circuit 112 selects X selection lines of a column designated by an X address, and a Y address decoder 140 controlled by a Y control circuit 116 selects Y selection lines of a row designated by a Y address.例文帳に追加

Ｘ制御回路１１２によって制御されるＸアドレスデコーダ１２０は、Ｘアドレスにより指定される列のＸ選択線を選択し、Ｙ制御回路１１６によって制御されるＹアドレスデコーダ１４０は、Ｙアドレスにより指定される行のＹ選択線を選択する。 - 特許庁

A write address is generated for each of multiplexed lines, a read address is generated on the basis of the write address, and a frame is formed by performing read by reading address.例文帳に追加

多重化した回線ごとに、書き込みアドレスを生成し、この書き込みアドレスに基づいて、読み出しアドレスを生成し、この読み出しアドレスで読み出すことによりフレームを成形する。 - 特許庁

CPUs 30 and 40 are connected to such network 60 as the Ethernet (R) via connection lines 50a and 50b, respectively, The CPUs 30 (40) comprise system control sections 32 (42), MAC address/IP address control sections 33 (43), and MAC address/IP address setting sections 34 (44).例文帳に追加

ＣＰＵ３０（４０）は、系制御部３２（４２）、ＭＡＣアドレス／ＩＰアドレス制御部３３（４３）およびＭＡＣアドレス／ＩＰアドレス設定部３４（４４）を有する。 - 特許庁

The addressing circuit (250) has a first set of address lines (116) and a second set of address lines (126) for addressing the crosspoint memory array (25).例文帳に追加

アドレス指定回路(250)は、クロスポイントメモリアレイ(25)をアドレス指定するための第１の組のアドレスライン(116)と第２の組のアドレスライン(126)を有する。 - 特許庁

An electronic paper driving circuit (20) which drives horizontal address lines 14 and vertical address lines 16 is connected to the electronic paper (10) through a cable (22).例文帳に追加

水平アドレス線１４及び垂直アドレス線１６を駆動する電子ペーパ駆動回路（２０）を、ケーブル（２２）を介して電子ペーパ（１０）に接続する。 - 特許庁

The electronic paper (10) has a display area (or display body) 12 where an image is displayed, a plurality of horizontal address lines (14), and a plurality of vertical address lines (16).例文帳に追加

電子ペーパ（１０）は、画像を表示する表示域（又は表示体）１２と、複数の水平アドレス線（１４）と、複数の垂直アドレス線（１６）を具備する。 - 特許庁

When the idleness of any one of plural lines 16a and 19a is detected longer than fixed time, the simultaneous multi-address transmitting mode is recovered, and the number of lines simultaneously usable for the said simultaneous multi-address transmission is increased.例文帳に追加

複数の回線（１６ａ、１９ａ）のうちいずれかの回線の空きが一定時間以上検出された場合、同時同報送信モードを復帰させ、少なくとも前記同時同報送信により同時使用できる回線数を増加させる。 - 特許庁

The semiconductor memory MEM has: plurality of address latch circuits 18A, 18B to latch the address AD; address lines RAD, CAD connected to the plurality of address latch circuits 18A, 18B respectively; and a plurality of address buffers ABUF0-2 to which a test signal AD0-2 is input.例文帳に追加

半導体メモリＭＥＭは、アドレスＡＤをラッチする複数のアドレスラッチ回路１８Ａ、１８Ｂと、複数のアドレスラッチ回路１８Ａ、１８Ｂのそれぞれに接続されるアドレス線ＲＡＤ、ＣＡＤと、試験信号ＡＤ０−２が入力される複数のアドレスバッファＡＢＵＦ０−２とを有する。 - 特許庁

In a method addressing a solid state memory having address logic, a set of address elements is set by making (t) having address logic as the maximum allowable number of defective address lines and by allotting a set of address setting having symmetric distance of at least (t+1).例文帳に追加

アドレスロジックを有する固体メモリをアドレスする方法において、アドレスロジックを有するｔを欠陥のあるアドレスラインの最大許容可能数として、少なくともｔ＋１の対称距離を有するアドレス設定のセットを割当てることによって、アドレス素子のセットを設定する。 - 特許庁

The MOS transistors 8-19 as switches are arranged in a matrix form, and sequentially drive the gate signal lines G1-G12 by the signals of address lines and multiplex lines.例文帳に追加

スイッチとしてのＭＯＳトランジスタ８〜１９は、マトリックス状に構成され、アドレス線、マルチプレックス線の信号により、ゲート信号線Ｇ１〜Ｇ１２を順次駆動する。 - 特許庁

The processor also holds, in the plurality of cache lines, a tag address used for retrieval of the data held in the cache lines and a flag indicating validity of the data held in the cache lines.例文帳に追加

また、プロセッサは、キャッシュラインに保持されるデータの検索に用いるタグアドレスと、キャッシュラインに保持されるデータの有効性を示すフラグとを、前記複数のキャッシュラインにそれぞれ保持する。 - 特許庁

In this bit reverse access circuit for rearranging plural data stored in the memory 2, plural address lines for accessing the memory from a CPU 1 are provided with address bus selecting means 3 for reconnecting address lines to one another.例文帳に追加

メモリ２に格納された複数のデータの並び替えを行うビットリバースアクセス回路において、ＣＰＵ１から前記メモリに対するアクセスを行う複数のアドレス線に、アドレス線相互を接続替えするアドレスバス切替手段３を設けたことを特徴とするビットリバースアクセス回路。 - 特許庁

Address allotment for spare sub-word lines (SSWL0-SSWL3) is made to differ from address allotment of normal sub-word lines (NSWL 0-NSWL3) by a spare address conversion circuit (14) at write or at read.例文帳に追加

スペアアドレス変換回路（１４）により、データ書込み時とデータ読出時とで、スペアサブワード線（ＳＳＷＬ０−ＳＳＷＬ３）に対するアドレスの割当をノーマルサブワード線（ＮＳＷＬ０−ＮＳＷＬ３）のアドレス割当と異ならせる。 - 特許庁

Since specifying of a row address is not required for read-out of data from the latch circuits, data of a specific column address can be read out BY activating latch selecting lines LSL0, LSL1, even when word lines corresponding to the other row address are activated.例文帳に追加

ラッチからのデータの読出はロウアドレスの指定が不要のため、他のロウアドレスの対応ワード線が活性化されている場合においてもラッチ選択線ＬＳＬ０，ＬＳＬ１を活性化させることで特定のコラムアドレスのデータを読出すことが可能となる。 - 特許庁

At the time of twin cell mode, the least significant bit RAD<0>, /RAD<0> of an internal row address signal corresponding to the most significant bit RA<11>, /RA<11> being not used in a row address signal are selected simultaneously by the row address decoder 26, and adjacent word lines 61, 62 and word lines 63, 64 are activated simultaneously.例文帳に追加

ツインセルモード時、行アドレス信号において不使用となる最上位ビットＲＡ＜１１＞，／ＲＡ＜１１＞に対応する内部行アドレス信号の最下位ビットＲＡＤ＜０＞，／ＲＡＤ＜０＞が行アドレスデコーダ２６によって同時に選択され、隣接するワード線６１，６２およびワード線６３，６４が同時に活性化される。 - 特許庁

A method for controlling address data automatic power of a plasma display panel calculates the total of the differences between lines of video data input with a plasma display panel which includes a plurality of address electrodes, a plurality of scanning electrodes arranged in pairs and a maintenance electrode, and determines an address automatic power control level corresponding to the total of the differences between the lines.例文帳に追加

複数のアドレス電極と，対になって配列された複数の走査電極と維持電極を含むプラズマ表示パネルで，入力される映像データの各ライン間の差の合計を計算し，各ライン間の差の合計に対応されるアドレス自動電力制御レベルを決定する。 - 特許庁

In the address conversion of the 2nd and succeeding lines, the processing unit calculates the conversion addresses, by utilizing the addresses of the on-line data stored in the main memory and supplementing difference address quantities to the stored address data.例文帳に追加

そして、２ライン以降のアドレス変換においては保持されている主記憶メモリの１ライン分のアドレスを利用して、差分のアドレス量を足しこむことで変換アドレスを算出する。 - 特許庁

After an address bit signal is latched, the row address decoder 14 decodes an address bit signal to activate one of plural word lines in a DRAM memory array 12.例文帳に追加

関連回路はデコード回路によってデコードされる対応するアドレス信号に基づいて夫々のワード線のうちの少なくとも１つを活性化させるために夫々のワード線の各々に接続されているデコード回路を有している。 - 特許庁

A column decoder RD generates block selection signals BSE0-BSE3 and address signals X0 and X1, in response to a column address signal and selects main word lines MWLi0 and MWLi1 (i=0-7) in response to the column address signal.例文帳に追加

ＳＤ信号線ＳＤｉ０（ｉ＝０−３），ＳＤｉ１（ｉ＝４−７）はグローバル入出力線ＧＩＯｊ０に、ＳＤ信号線ＳＤｉ０（ｉ＝４−７），ＳＤｉ１（ｉ＝０−３）は、グローバル入出力線ＧＩＯｊ１に隣接して配置される。 - 特許庁

When the internal clocks (39) show a time corresponding to the station address value of a certain station, data in memories (38) located at a memory address corresponding to the station address value is embedded in a packet (9) and transmitted to communication lines (33A and 33B).例文帳に追加

内部時計(39)がある局の局アドレス値に対応する時刻を示すと、局アドレス値に対応するメモリアドレス位置にあるメモリ(38)内のデータをパケット(9)に埋め込み通信路(33A,33B)に送信する。 - 特許庁

When the image is moved downward, an address selection part 14 selects a read address and a write address set by an address setting part 12, and a memory control part 15 controls the memory 5 for the display screen so that images in the destination are moved in order from the lower lines.例文帳に追加

画像を下側に移動する際、アドレス選択部１４がアドレス設定部１２で設定された読み出しアドレス及び書き込みアドレスを選択し、移動先の画像が下側ラインから順に移動されるように、メモリ制御部１５が表示画面用メモリ５の制御を行う。 - 特許庁