「address lines」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

The electronic device 10 has an array of pixels 12 where row and column address lines 18 and 20 specifying the respective pixels 12 are arrayed.例文帳に追加

各画素１２を指定する行及び列アドレスライン１８，２０が配列された画素１２のアレイを有する電子装置１０。 - 特許庁

A group of three scanning lines are addressed individually or as overlapped by address signals Ad-1, Ad-2, Ad-3,... Ad-80.例文帳に追加

アドレス信号Ａd- 1、Ａd-2、Ａd-3、…、Ａd-80は、３行の走査線グループを、単独で、または、重複しながらアドレスする。 - 特許庁

Also, a column address decoder is provided with a means making all plural column selecting lines active when all column non-selection signals are active.例文帳に追加

また、カラムアドレスデコーダは、全カラム選択信号がアクティブであるときに、複数のカラム選択線の全てをアクティブにする手段を備える。 - 特許庁

On the other hand, positive voltages are supplied on data lines DL of non-light emitting pixels for a prescribed period after the potential of the address line AL is lowered.例文帳に追加

一方、非発光画素のデータラインＤＬにはアドレスラインＡＬの電位低下後に所定期間正電圧を供給する。 - 特許庁

The memory controller 15 writes the adjacent lines of the image data in the same memory address of the different memories.例文帳に追加

メモリコントローラ１５は、画像データの隣接するラインを、異なるメモリの同一メモリアドレスに書き込む。 - 特許庁

In order to access other cache lines, another cache word line is selected by rotating the decoded base address offset bits.例文帳に追加

他のキャッシュラインにアクセスするには、復号ベースアドレスオフセットビットを回転させることによって、別のキャッシュワードラインを選択する。 - 特許庁

The combination of sense lines triggered can be used as an address to a lookup table indicating the function of the various keys.例文帳に追加

トリガされる検知線の組み合わせは、種々のキーの機能を示すルックアップ・テーブルに対するアドレスとして使用することが可能である。 - 特許庁

Address lines 7 are connected to the row decoder 4 through a limiting circuit 8, and a control line 9 connects the control part 5 and the limiting circuit 8.例文帳に追加

アドレス線７はリミッタ回路８を介してロウデコーダ４と接続され、制御線９は制御部５とリミッタ回路８とを接続する。 - 特許庁

Here, whether this electric power regenerating circuit operates is controlled with the display data signal applied to address electrode lines.例文帳に追加

ここで、この電力回生回路の動作いかんがアドレス電極ラインに印加される表示データ信号により制御される。 - 特許庁

A row address decoder is provided with a means making all plural row selecting lines deactive when all row non-selection signals are active.例文帳に追加

ロウアドレスデコーダは、全ロウ非選択信号がアクティブであるときに、複数のロウ選択線の全てをディアクティブにする手段を備える。 - 特許庁

A column switch circuit (37) connects the main bit line specified by an address signal out of a plurality of main bit lines to a common bit line CNBL.例文帳に追加

カラムスイッチ回路（３７）は、複数の主ビット線の中からアドレス信号で指定された主ビット線を共通ビット線ＣＭＢＬに接続する。 - 特許庁

To accurately perform a test of a connection performance to a flash memory and peripheral circuits thereof along with upper address lines.例文帳に追加

フラッシュメモリとその周辺回路との接続性試験を上位アドレス線を含めて適確に行なう。 - 特許庁

A driver 1 activated by a X decoder decoding a row address drives simultaneously four word lines 21-24.例文帳に追加

ロウアドレスをデコードするＸデコーダによって活性化されるドライバ１は、４本のワード線２_1 〜２_4 を同時に駆動している。 - 特許庁

To provide a semiconductor memory in which increment of a layout area of address signal lines owing to increment of the number of banks can be suppressed.例文帳に追加

バンク数の増大にともなう、アドレス信号線のレイアウト面積の増大を抑制し得る半導体記憶装置を提供する。 - 特許庁

A first controlled object 3 is specified by a plurality of address lines B0 to B15 and is subjected to motion control.例文帳に追加

第１の制御対象３は、複数のアドレスラインＢ０〜Ｂ１５によって指定されて動作制御される。 - 特許庁

To shorten a time for specifying a fire occurring place by quickly specifying a peculiar address of a fire sensor irrelevant to the number of lines.例文帳に追加

回線数にかかわらず速やかにその火災感知器の固有アドレスを特定できるようにし、火災発生場所の特定時間の短縮化を図る。 - 特許庁

Thereby, movements of word lines coincide independently of occurrence of address skewness, and movement margin of a sense amplifier is enlarged.例文帳に追加

それにより，アドレススキューの発生にかかわらず，ワード線の動作が一致し，センスアンプの動作マージンが大きくなる。 - 特許庁

An address allocation to a plurality of word lines WL0-WL7 in the first NAND block BK1 is inverted against an address allocation to the plurality of word lines WL0-WL7 in the third NAND block BK3.例文帳に追加

第１ＮＡＮＤブロックＢＫ１内の複数本のワード線ＷＬ０，…ＷＬ７に対するアドレス割付は、第３ＮＡＮＤブロックＢＫ３内の複数本のワード線ＷＬ０，…ＷＬ７に対するアドレス割付に対して反転関係にある。 - 特許庁

After writing image data merge-data subjected to the pre-processing sequentially to the line memory 14 in the unit of lines, when the image data are read in the unit of blocks, the image data are sequentially read in the unit of lines by each block and the image data of the read block are written with the same address as the read address.例文帳に追加

この前処理を経た画像データｍｅｒｇｅ＿ｄａｔａをライン単位で順にラインメモリ１４に書き込んだ後、ブロック単位で画像データを読み出すときに、ブロックごとにライン単位で順に読み出す一方、この読み出したブロックに対してその読み出し時のアドレスと同じアドレスで画像データを書き込む。 - 特許庁

The address control part selects a first word line of the plurality of word lines and the first dummy word line according to a first address and selects a second word line of the plurality of word lines and the second dummy word line.例文帳に追加

アドレス制御部は、第１アドレスに従って複数のワード線のうちの第１ワード線と第１ダミーワード線とを選択し、第２アドレスに従って複数のワード線のうちの第２ワード線と第２ダミーワード線とを選択する。 - 特許庁

A row decoder 2 receives a writing instruction signal WE and a reading instruction signal RE to selectively activate at least one of the word lines WL among a plurality of word lines WL according to the input state of row address signals.例文帳に追加

ロウデコーダ２は、書き込み指示信号ＷＥ及び読み出し指示信号ＲＥを受け、行アドレス信号の入力状態に従って複数のワード線ＷＬのうちの少なくとも１本のワード線を選択的に活性化する。 - 特許庁

Also the memory device has plural row spare lines consisting of plural spare memory cells existing in the same row address and plural column spare lines consisting of spare memory cells existing in the same column.例文帳に追加

またメモリデバイスは、同じ行アドレスにある複数の予備メモリセルからなる行スペアライン，同じ列にある複数の予備メモリセルからなる列スペアラインを、それぞれ複数有している。 - 特許庁

To suitably select and use plural lines without disturbing communication operation such as speaking of a user in the case of performing simultaneous multi-address transmission while using plural lines.例文帳に追加

複数回線を用いた同時同報送信を行なう場合に、ユーザの通話などの通信操作を妨害することなく、複数回線を適切に選択、使用できるようにする。 - 特許庁

Drivers (address driver AD and scan driver SD) are coupled electrostatically to both feed ends of both scanning lines and data lines via capacitors Cs and Ca.例文帳に追加

ドライバ（アドレスドライバＡＤ及びスキャンドライバーＳＤ）は、走査線及びデータ線とも電極の両端の給電端とコンデンサＣｓ、Ｃａを介して静電結合されている。 - 特許庁

To reduce influences of noise caused by crosstalk between data system wiring lines connecting chips to each other and capacitive coupling by making it possible to equalize lengths of inter-chip wiring lines of an address system.例文帳に追加

アドレス系のチップ間配線についても等長化が容易で、チップ間を接続するデータ系配線同士のクロストーク及び容量性カップリングによるノイズの影響を緩和する。 - 特許庁

To prevent reading data processing from becoming uncertain which is to be generated when the load of write-in bit lines is placed on read-out bit lines at the time of performing simultaneous reading and writing operations to the same row address in a memory having a plurality of ports.例文帳に追加

複数のポートを有するメモリにおける同一ロウアドレスに対する、同時リードライト動作時に、読出しビット線へ書込みビット線の負荷が上乗せされることによりデータ処理が不確実になることを防ぐ。 - 特許庁

To provide a display device wherein plural sub-field address periods of multiple lines are efficiently set while leakage discharge between the lines are being reduced, and to provide a driving method thereof.例文帳に追加

ライン間の漏れ放電が低減されつつ複数のラインの複数のサブフィールドのアドレス期間が効率よく設定された表示装置およびその駆動方法を提供することである。 - 特許庁

Complementary read signals Bi, the inverse of Bi applied to a pair of bit lines 11, 21 are compared with complementary address signals Ai, the inverse of Ai by a comparing part 101, complementary detection signals to be detected results are outputted to output lines 151, 161.例文帳に追加

ビット線対１_ｉ，２_ｉに与えられた相補的な読出信号Ｂｉ，／Ｂｉは、比較部１０_ｉにおいて相補的なアドレス信号Ａｉ，／Ａｉと比較され、比較結果の相補的な検出信号が出力線１５_ｉ，１６_ｉに出力される。 - 特許庁

A column address decoder 2 is controlled by the control circuit 32 in test operation and selects simultaneously a plurality of pairs of bit lines capable of being coupled to one and the same pair of I/O lines 24, 25.例文帳に追加

コラムアドレスデコーダ２は、テスト動作においてはコントロール回路３２に制御されて、同一のＩ／Ｏ線対２４，２５に結合し得る複数のビット線対を同時に選択する。 - 特許庁

When the compression image data and the compression attribute data are read from the image memory, an image memory control part reads one line by one line or a plurality of the lines by a plurality of the lines basis in parallel from a higher-order address side.例文帳に追加

画像メモリ制御部は、画像メモリから圧縮画像データ及び圧縮属性データを読込む場合、上位アドレス側から１ライン又は複数のライン毎に並行して読込む。 - 特許庁

The respective local match lines of the entry are connected to a global match line, and when one of the local match lines indicates that it does not match with the virtual address, the local match line turns the global match line to low.例文帳に追加

エントリの各ローカルマッチ線はグロ—バルマッチ線に接続され、ローカルマッチ線のいずれかが仮想アドレスに合致していないことを示していれば、そのローカルマッチ線がグロ—バルマッチ線をローにする。 - 特許庁

During from this time to detection of transition of the next address by the reset control section 20, all reset transistors 2 hold an activation state, and reset bit lines BL0-BLn and dummy bit lines BLG.例文帳に追加

このときから、リセット制御部２０が次のアドレスの遷移を検出するまでの間、すべてのリセットトランジスタ２は活性化状態を保ち、ビット線ＢＬ０〜ＢＬｎ及びダミービット線ＢＬＧのリセットを行う。 - 特許庁

A fundamental burst length at the time of memory access for image data is limited to 2, and address control at the time of memory access is switched to the ascending order or the descending order like column addresses C0, C1, C2, C3,..., between even lines and odd lines.例文帳に追加

画像データのメモリアクセス時の基本バースト長を２に限定し、偶数ラインと奇数ラインでメモリアクセス時のアドレス制御をコラムアドレスＣ０、Ｃ１、Ｃ２、Ｃ３…などのように昇順、降順に切り替える。 - 特許庁

To provide a method and a device for inspecting a memory, in which the number of access to the memory is reduced and the electric conduction of the address lines and data lines of memory parts loaded on a board is confirmed in a short inspection time.例文帳に追加

メモリへのアクセス回数を少なくし、短い検査時間でボード上に搭載したメモリ部品のアドレス線とデータ線の導通を確認するメモリー検査方法およびメモリー検査装置を提供する点にある。 - 特許庁

When information of the scanning set 101 is defined, a scanning control part of the SEM type visual inspection device carries out a scanning control to perform scanning of the scanning lines for the number of scanning lines "4" for every distance between the scanning lines "2" from the scanning line of a reference position address, based on the information of that scanning set 101.例文帳に追加

走査セット１０１の情報が定められると、ＳＥＭ式外観検査装置の走査制御部は、その走査セット１０１の情報に基づき、基準位置アドレスの走査ラインから走査ライン間距離「２」ごとに走査ライン数「４」本の走査ラインの走査を行う走査制御を行う。 - 特許庁

The display driver for driving at least scanning lines 40 of a liquid crystal device 100 having a plurality of scanning lines 40, a plurality of data lines 50, and a plurality of pixels includes an address generation circuit 800, a plurality of coincidence detection circuits 410, and a plurality of scanning driving cells 420.例文帳に追加

複数の走査線４０と複数のデータ線５０と複数の画素を有する液晶装置１００の少なくとも走査線４０を駆動する表示ドライバであって、アドレス発生回路８００と、複数の一致検出回路４１０と、複数の走査駆動セル４２０と、を含む。 - 特許庁

Sense amplifier activation control circuits 1601A, 1601B bring selectively one part of sub-word lines and one part of sense amplifiers into a non-activation state by making plural sub-word lines correspond to plural sense amplifiers based on an address signal Y8 discriminating plural sub-word lines in a test mode.例文帳に追加

センスアンプ活性化制御回路１６０１Ａ，１６０１Ｂは、テストモード時に、複数のプレートを区別するアドレス信号Ｙ８に基づき、複数のサブワード線と複数のセンスアンプとを対応づけて、サブワード線の一部とセンスアンプの一部とを選択的に非活性状態とする。 - 特許庁

Word lines are made hierarchy, qlobal word lines driven in accordance with a row address and local word lines driven in accordance with a column enable-signal are provided, a memory cell group is selected by a local word line, and write-in is performed.例文帳に追加

ワード線を階層化し、ロウアドレスに応じて駆動されるグローバルワード線と、グローバルワード線に印加される信号及びカラムイネーブル信号に応じて駆動されるローカルワード線を設けて、ローカルワード線によってメモリセルグループを選択し、書き込みを行う。 - 特許庁

The bus includes a plurality (number smaller than number of bits within one address) of bus lines to transmit almost all of necessary address, data, and control information to the memory device.例文帳に追加

バスは、メモリ装置に必要なアドレス，データ，制御情報のほぼ全てを伝えるために複数（１つのアドレス内のビット数より少ない数）のバス線を含む。 - 特許庁

The row decoding section decodes a row address in response to a first clock to activate one of word lines corresponding to the decoded row address.例文帳に追加

ローデコーディング部は、第１クロックに応答してローアドレスをデコーディングして前記デコーディングされたローアドレスに対応するワードラインを活性化させる。 - 特許庁

The respective address latch circuits 18A, 18B conduct burn-in tests of corresponding address lines RAD, CAD on the basis of the test signal AD0-2.例文帳に追加

アドレスラッチ回路１８Ａ、１８Ｂのそれぞれは、試験信号ＡＤ０−２に基づいて、対応するアドレス線ＲＡＤ、ＣＡＤのバーイン試験を行う。 - 特許庁

To provide a method for driving a plasma display panel permitting to set lower the address voltage to be applied to address electrodes and the discharge holding voltage to be applied to discharge holding electrode lines.例文帳に追加

アドレス電極に印加されるアドレス電圧及び放電保持電極ラインに印加される放電保持電圧をより低く設定できるプラズマ表示パネルの駆動方法を提供する。 - 特許庁

A test mode control circuit 32 switches signal lines L0, L1 based on the discrimination signal SGX, and inputs memory address signals A0, A1 to an address buffer/register and a bank selecting circuit 12.例文帳に追加

テストモード制御回路３２は、判定信号SGXに基づいて信号線L0、L1を切り替えてメモリアドレス信号A0、A1をアドレスバッファ／レジスタ＆バンクセレクト回路１２に入力させる。 - 特許庁

An address creating circuit generates an address in a count-up pulse signal, a discharge circuit discharges global bit lines in response to the count-up pulse signal.例文帳に追加

アドレス発生回路は、カウントアップパルス信号にアドレスを発生し、放電回路はカウントアップパルス信号に応答してグローバルビットラインを放電する。 - 特許庁

Reset operation control and address operation control in two stages by using reset operation including address disabling operation are used for a control unit that includes a plurality of display lines (L) of a set unit.例文帳に追加

セット単位による複数の表示ライン（Ｌ）を含む制御単位に対して、アドレス不能化動作を含むリセット動作を用いた二段階のリセット及びアドレス動作制御を用いる。 - 特許庁