「address lines」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

Thus, since the address of the defective memory present in the memory areas for the 16 word lines is stored in the second memory array 2, the addresses of the defective memories of a wider range are stored.例文帳に追加

このように、ワード線１６本分のメモリ領域内に存在する欠陥メモリのアドレスを第２のメモリアレイ２に格納することから、より広い範囲の欠陥メモリのアドレスを記憶できる。 - 特許庁

A data code wiring group which is the base of row addresses of the display panel and a wiring group of address electrode lines are crossed with each other while sandwiching a composite layer which is made of an insulation film and a semiconductor film.例文帳に追加

ディスプレイパネルの行アドレスの基となるデータコード配線群と、アドレス電極ラインの配線群とを、絶縁膜と半導体膜から成る複合層を挟んで交叉させる。 - 特許庁

A word line control circuit selects any one of the plurality of memory blocks according to the internal address signal, and also activates any one of the plurality of word lines in the selected memory block.例文帳に追加

ワード線制御回路は、内部アドレス信号に応じて、複数のメモリブロックのいずれかを選択するとともに、選択したメモリブロックにおける複数のワード線のいずれかを活性化させる。 - 特許庁

Where the readout and the writing are performed simply for the same address for each field, however, the number of lines at blanking intervals at the outputting of switches their positions between ODD field data and EVEN field data.例文帳に追加

但し単純にフィールドごとに同じアドレスに対して読出と書込を行うと、出力時のブランキング区間のライン数がＯＤＤ（奇数）フィールドのデータとＥＶＥＮ（偶数）フィールドのデータ間において逆転してしまう。 - 特許庁

Also, a column address decoder 5 is constituted so that when a standby signal STB is made active, at least one bit line 3 out of plural bit lines 3 is connected to a common data line 2.例文帳に追加

また、カラムアドレスデコーダ５は、スタンバイ信号ＳＴＢがアクティブとなると、Ｙセレクタ１により複数本のビット線３のうち少なくとも１本のビット線３をコモンデータ線２に接続するように構成されている。 - 特許庁

The line buffer 12 has a capacity capable of storing 8 lines or more of print page data in the page memory 5 and can read out data at a rate of 8 bit/clk even for a discontinuous address.例文帳に追加

ラインバッファ１２としては、ページメモリ５の印刷ページデータを８ライン分以上格納できる容量を持ち、非連続アドレスに対しても８bit／clkの読み出しを可能とするものを使用する。 - 特許庁

An exclusive image data bus VD [7:0] is used for 8 bits and an address bus ADRS [7:4] is used for remaining 4 bits as signal lines to be used for image transmission.例文帳に追加

この画像伝送に使用する信号ラインは、８ｂｉｔｓ分は専用の画像データバスＶＤ［７：０］を用い、残りの４ｂｉｔｓ分はアドレスバスのＡＤＲＳ［７：４］を利用する。 - 特許庁

A normal row decoder 9 decodes a row address specified by the CPU 3 and selects any one of normal memory cell lines on the basis of a decoding result.例文帳に追加

正規ロウデコーダ９は、ＣＰＵ３によって指定されたロウアドレスをデコードし、デコード結果に基づいて、いずれかの正規メモリセルの行を選択する。 - 特許庁

The array substrate 10 is divided into two inspection blocks 10A, 10B, and total two scanning signal lines 2 are selected, respectively, from each inspection block, and inspected simultaneously, and thereby a pixel address of a defect candidate is specified.例文帳に追加

アレイ基板１０を２個の検査ブロック１０Ａ，１０Ｂに分割し、各検査ブロックから１本ずつ合計２本の走査信号線２を選択して同時に検査し、これにより不良候補の画素アドレスを特定する。 - 特許庁

The array substrate 10 is divided into three inspection blocks 10C, 10D, 10E, and total three scanning signal lines 2 are selected each from each inspection block, and reinspected simultaneously, and thereby a pixel address of a defect candidate is specified.例文帳に追加

次に、アレイ基板１０を３個の検査ブロック１０Ｃ，１０Ｄ，１０Ｅに分割し、各検査ブロックから１本ずつ合計３本の走査信号線２を選択して同時に再検査し、これにより不良候補の画素アドレスを特定する。 - 特許庁

To provide a semiconductor storage device in which, even when the row address of port A matches that of port B, both ports of the word lines of a memory cell belonging to its row is prevented from being opened and the memory cell is accessed independently from the port A and port B.例文帳に追加

ＡポートとＢポートのロウアドレスが一致した場合においても、そのロウに属するメモリセルのワード線が両ポートとも開くのを防止しつつ、ＡポートおよびＢポートからメモリセルに独立にアクセスする。 - 特許庁

The array substrate 10 is divided into two inspection blocks 10A and 10B and one scanning signal line 2 selected from each of the inspection blocks, i.e. two scanning signal lines in total are selected and inspected to specify a pixel address of a candidate for a defective.例文帳に追加

アレイ基板１０を２個の検査ブロック１０Ａ，１０Ｂに分割し、各検査ブロックから１本ずつ合計２本の走査信号線２を選択して同時に検査し、これにより不良候補の画素アドレスを特定する。 - 特許庁

The sub-decoded signal is supplied to only one sub-decoded circuit of one block specified by the block-selecting address, and the number of sub-decoded circuits supplied by one sub-decoded signal generating circuit and the length of signal lines can be reduced.例文帳に追加

ブロック選択用アドレスで指定した一つのブロックのサブデコード回路のみにサブデコード信号を供給して、一つのサブデコード信号生成回路が担うサブデコード回路数及び信号線の長さを削減できる。 - 特許庁

An AIC directory 12 selects an AIC directory item 22 and related lines in the AIC including plural sectors by using a current instruction address.例文帳に追加

ＡＩＣディレクトリが現行命令アドレスを使用してＡＩＣディレクトリ項目と、複数のセクタを含むＡＩＣ内の関連づけられた行とを選択する。 - 特許庁

Each of address difference registers 24 and 26 of the transfer circuit 11 stores a difference between start addresses of adjacent horizontal lines in each of a main memory 2 that is a transfer source and a video memory 3 that is a transfer destination, respectively.例文帳に追加

転送回路１１のアドレス差レジスタ２４・２６には、転送元となるメインメモリ２、および、転送先となるビデオメモリ３のそれぞれにおいて、隣接する各水平ラインの開始アドレス同士の差が格納されている。 - 特許庁

A mode signal MOD is made 'H' and a test mode is set, an address decoder 1 is separated from a word line WLi, while adjacent word lines are connected each other through a switch circuit 10i including an inverter 12i.例文帳に追加

モード信号ＭＯＤを“Ｈ”にして試験モードを設定し、アドレスデコーダ１をワード線ＷＬｉから切り離すと共に、隣接するワード線同士をインバータ１２_ｉを含むスイッチ回路１０_ｉを介して接続する。 - 特許庁

Only a two-track portion of a storage area as the reference line and the decoding line is reserved in the data buffer 8, and toggle management of the DMA address of the reference line and that of the encoding line can be performed in the unit of lines.例文帳に追加

また、データバッファ８に参照ライン及び復号化ラインとしての記憶領域を２ライン分だけ確保し、参照ラインのＤＭＡアドレスと符号化ラインのＤＭＡアドレスをライン単位でトグル管理することもできる。 - 特許庁

Therefore, the telephone number intended by a user and an IP address can be linked in the gatekeeper and the line intended by the user among a plurality of accommodated lines can be used, so that usability can be improved.例文帳に追加

したがって、ゲートキーパーにユーザの意図する電話番号とＩＰアドレスを関連づけさせることができ、複数収納する回線のうちユーザの意図する回線を使用できるようにして、利用性を向上させることができる。 - 特許庁

The control circuit is arranged and constituted so that the bit lines are reset to a previously decided potential state only for some period in response to transition of an input address signal.例文帳に追加

制御回路部は、入力アドレス信号の遷移に応答して、ビットラインを、ある期間だけ、予め定められた電位状態にリセットするように配置構成されている。 - 特許庁

Also, the failure information of the column and row addresses that are not the relief decision line which is read from the failure memory 2a is set to be a relief judgment object fail address 3c, which is subjected to operation processing for allocating the remaining redundancy spare lines.例文帳に追加

また、不良メモリ２ａから読み出される救済確定線でない行，列アドレスの不良情報が救済判定対象フェイルアドレス３ｃとなり、これを演算処理して残りの冗長予備線の割付けがなされる。 - 特許庁

A first memory array 1 is divided into a plurality of memory areas for 16 word lines, and a defective memory address in each area is stored in a second memory array 2.例文帳に追加

第１のメモリアレイ１が、１６本のワード線ごとに複数のメモリ領域に区分され、その各領域内の欠陥メモリアドレスが第２のメモリアレイ２に記憶される。 - 特許庁

The transmitter can receive a connection confirmation frame including an address of the transmitter periodically transmitted from the other transmitter through both the first and second transmission lines, and is designed not to receive data transferred through the first transmission line from another transmitter when receiving the connection confirmation frame through both the first and second transmission lines.例文帳に追加

伝送装置は、他の伝送装置から定期的に送信される、その伝送装置のアドレスを含む接続確認フレームを第１の伝送路と第２の伝送路の双方から受信可能であり、接続確認フレームを第１および第２の伝送路の双方から受信している場合には、他の伝送装置から第１の伝送路を通じて転送されるデータを受信しない設定を行う。 - 特許庁

Signal lines L1-L5 severally branch off to be connected to D terminals of the FFs 11-15, and a clock signal CLK, a write-enable signal WEN, a chip select signal CEN, an input data signal DI, and an address signal A are inputted into the scan FFs 11-15 via the signal lines L1 to L5, respectively.例文帳に追加

信号線Ｌ１〜Ｌ５は、それぞれ分岐してスキャンＦＦ１１〜１５のＤ端子に接続されており、クロック信号ＣＬＫ、ライトイネーブル信号ＷＥＮ、チップセレクト信号ＣＥＮ、入力データ信号ＤＩ、およびアドレス信号Ａは、それぞれ信号線Ｌ１〜Ｌ５を介してスキャンＦＦ１１〜１５に入力される。 - 特許庁

Next, when a read command is issued, the row decoder 18 selects one of the word lines WL to be activated which has been selected in accordance with the active command, and also senses data from the already selected bit lines LBL, GBL, and outputs read data by selecting data of the address designated by the read command from among the data.例文帳に追加

次に、リードコマンドにより、ロウデコーダ１８がアクティブコマンドに応じて選択されたワード線ＷＬから活性化する１本のワード線ＷＬを選択するとともに、既に選択されたビット線ＬＢＬ、ＧＢＬからセンスし、そのデータの内、リードコマンドで指定されたアドレスのデータを選択してリードデータを出力する。 - 特許庁

And at least two signal lines are mutually crossed at the data bus connector part 10a to prevent rewrite of the prescribed piece of data in the prescribed address area and inverted data a part of which is preliminarily replaced to be restored by crossing of the data signal lines is held to read the data as in the conventional manner without considering the crossing.例文帳に追加

そして、所定のアドレス領域に所定のデータが書き込まれることを防止するために、データバスコネクタ部１０ａにおいて少なくとも２つ以上のデータ信号線を互いに交差させるとともに、この交差を考慮させることなく、従来通りにデータの読み出しを行わせるために、このデータ信号線の交差により復元されるべくその一部が予め入れ替えられた逆転データを保持する。 - 特許庁

After the write address operation, first discharge cells of respective pixel cells belonging to respective display line groups are placed in batch writing operation by the plurality of display line groups which are a plurality of display line groups of pluralities of display lines arrayed in odd-numbered places respectively and a plurality of display line groups of pluralities of display lines arrayed in even-numbered places respectively.例文帳に追加

そして、かかる書込アドレス動作の終了後、夫々が奇数番目に配列されている複数の表示ラインからなる複数の表示ライン群、並びに夫々が偶数番目に配列されている複数の表示ラインからなる複数の表示ライン群からなる各表示ライン群毎に、その表示ライン群に属する画素セル各々の第１放電セルに対して一斉書込動作を実行する。 - 特許庁

According to the start signal SS generated, a scanning line drive circuit 13 selectively starts driving scanning lines, a data line drive circuit 14 starts supplying data signals VD1 to VDm to respective pixels on the selected scanning lines, and a frame memory FM based on a readout address counter 15R starts reading.例文帳に追加

そして、その生成された開始信号ＳＳに基づいて走査線駆動回路１３が走査線の選択駆動を、データ線駆動回路１４がその選択された走査線上の各画素にデータ信号ＶＤ１〜ＶＤｍの供給を、読み出しアドレスカウンタ１５Ｒに基づくフレームメモリＦＭが読み出しを、それぞれ開始するようにした。 - 特許庁

The memory inspecting device is composed approximately of a data processor 130 operated by program control, an input means 100 such as a keyboard, an output means 110 such as a display, a storage device 120, in which information is stored, and a block to be inspected 140 connected by the address lines and data lines of the memory, etc., to be inspected.例文帳に追加

図１のブロック図に示すように、本実施の形態１に係るメモリ検査装置はプログラム制御により動作するデータ処理装置１３０とキーボード等の入力手段１００とディスプレイ等の出力手段１１０と情報を記憶する記憶装置１２０と検査対象であるメモリ等のアドレス線およびデータ線で接続された検査対象ブロック１４０とから概略構成される。 - 特許庁

The semiconductor memory device is equipped with; n lines of global word line; m lines of sub-word line corresponding to each global word line; and a word line driving circuit which controls a voltage level of sub-word line responding to the logical level of the global word line and inputted address signal.例文帳に追加

ｎ本のグローバルワードライン、グローバルワードラインのそれぞれに対応するｍ本のサブワードライン、及び前記グローバルワードラインの論理レベルと入力されるアドレス信号とに応答してサブワードラインの電圧レベルを制御するワードライン駆動回路を備える半導体メモリ装置である。 - 特許庁

Although the same address lines are provided to each bank, address control logic ensures that each successive RMW cycle is handled by a different bank, so that another RMW cycle can be started in one bank while the previous RMW cycle is still performed in another bank.例文帳に追加

各バンクには同じアドレスラインが設けられているが、アドレス制御ロジックによって連続するＲＭＷサイクルはそれぞれ異なるバンクが処理するように保証されているので、前のＲＭＷサイクルがあるバンクでまだ実行されている間であっても、別のＲＭＷサイクルを別のバンクで開始することができる。 - 特許庁

An address mapper 16 is situated between the accumulator 14 and address lines of the lookup table 18 to map the rising and falling edge portions of the phase accumulator values into large regions of the lookup table, while phase accumulator values corresponding to high and low logic levels are mapped into small regions of the lookup table.例文帳に追加

アドレス・マッパー１６がアキュムレータ１４とＬＵＴ１８のアドレス・ラインの間に配置され、位相アキュムレータ値の立ち上がり及び立ち下がりエッジ個所をＬＵＴ１８の複数の主要領域にマッピングする一方、ハイ及びロー論理レベルについてはＬＵＴの小領域にマッピングする。 - 特許庁

Nonvolatile memories 1a, 1b having an address discriminating function and address setting means 4a, 4b are arranged on the new control board 2a and the old control board 2b and data bus lines of the nonvolatile memories on the two different control boards are connected and the data on the nonvolatile memories is copied from one to the other between the nonvolatile memories having different addresses.例文帳に追加

アドレス判定機能を有する不揮発性メモリー１ａ、１ｂとアドレス設定手段４ａ、４ｂを新制御基板２ａと旧制御基板２ｂとに配置し、２個の異なる制御基板上の不揮発性メモリーのデータバスラインを接続し、異なるアドレスの不揮発性メモリー間で不揮発性メモリー内データの複写を行う。 - 特許庁

For example, the imaging apparatus outputs an access line address signal showing the significance (valid/invalid status) of output data in next-line access and a signal processing section as a post-stage takes in only data of effective lines in the imaging data from the imaging apparatus on the basis of the valid/invalid status indicated by the access line address signal and performs zoom processing.例文帳に追加

たとえば、撮像装置からは、次のラインアクセス時の出力データの意義（有効／無効）を示すアクセスラインアドレス信号を出力し、後段の信号処理部では、アクセスラインアドレス信号で示された有効／無効に基づき、撮像装置から出力された撮像データのうち有効ラインのデータのみを取り込んでズーム処理を行なう。 - 特許庁

A center side is provided with the plurality of front servers for controlling communication with a security terminal through a communication line, and the front server is provided with an IP address for center side equipment and an IP address for the security terminal, and the respective front servers are connected through different system communication lines to the security terminal.例文帳に追加

センター側に、通信回線を介して警備端末との通信を制御する複数のフロントサーバを備え、フロントサーバが、センター側機器に対するＩＰアドレスと警備端末に対するＩＰアドレスとを有し、それぞれのフロントサーバが、異なる系統の通信回線を介して警備端末と接続されていることを特徴とする。 - 特許庁

Respective word lines are provided with a word line activating circuit 91 having a temporary memory circuit 91a for storing word line non-activation information for non-activating a word line of a defective memory cell and a non-activation address detecting circuit 91b for detecting whether the redundant memory cell is used in accordance with the word line non-activation information and an address specifying signal.例文帳に追加

不良メモリセルのワード線を非活性化するためのワード線非活性化情報を格納する一時記憶回路９１ａと、前記ワード線非活性化情報と前記アドレス指定信号とに応じ、前記冗長メモリセルを使用するか否かを決定する非活性アドレス検知回路９１ｂとを有したワード線活性化回路９１を、各ワード線に対して設ける。 - 特許庁

Each memory bank 11 includes: memory cell arrays 15; a plurality of bit lines disposed on the memory arrays 15; a selection section 19 receiving addresses from each of the first and second input sections 12 to produce local address for selecting the bit line by using the addresses; and a column decoder 17 for selecting the bit line by using the local address.例文帳に追加

各メモリバンク１１は、メモリセルアレイ１５と、メモリセルアレイ１５に配設された複数のビット線と、第１及び第２の入力部１２それぞれからアドレスを受け、かつアドレスを用いてビット線を選択するためのローカルアドレスを生成する選択部１９と、ローカルアドレスを用いてビット線を選択するカラムデコーダ１７とを含む。 - 特許庁

A control circuit CTL makes at least one of the plurality of switches turned on according to an input address in a test mode, in order to make a current flow across the 2nd and 3rd power source lines via a bit line, corresponding to the memory cell indicated by the input address, a latch circuit and the transfer transistors in the memory cell.例文帳に追加

制御回路ＣＴＬは、テストモード時に、入力アドレスが示すメモリセルに対応するビット線とそのメモリセル内のラッチ回路および転送トランジスタとを介して第２および第３電源線間に電流を流すために、入力アドレスに応じて複数のスイッチの少なくともいずれかをオンさせる。 - 特許庁

The receiver receives the common fire signal transmitted from the fire sensor in a unit of the sensor lines to issue the alarm, identifies the sensor, based on the address signal, and assigns the alarm-detected fire sensor address to output to the sensor line the transmission continuing command for continuing the transmission of the common fire signal, until the issued alarm detection number in the same sensor line reaches a prescribed number.例文帳に追加

受信機は、火災感知器から送信された共通の火災信号を感知器回線単位に受信して警報すると共にアドレス信号から感知器を識別し、同一感知器回線の発報検出数が所定数に達する迄、発報検出した火災感知器アドレスを指定して共通の火災信号の送信を継続させる送信継続命令を感知器回線に出力する。 - 特許庁

When it is in a burst mode, an address decoder 50 outputs internal address signals AN and ANB and block coding signals ANI-I and ANO-I, the data of plural memory cells connected to a same word lines W/L of memory cell blocks 61 to 64 are simultaneously read and a multiplexer 100, which is controlled by a decoding signal COS from a counter 40, successively outputs the data to the external.例文帳に追加

バーストモード時には、アドレスデコーダ５０が内部アドレス信号ＡＮ，ＡＮＢ及びブロックコーディング信号ＡＮＩ＿Ｉ，ＡＮＯ＿Ｉを出力することにより、メモリセルブロック６１〜６４の同じワードラインＷ／Ｌに接続する複数のメモリセルのデータが同時にリードされ、カウンタ４０からのデコーディング信号ＣＯＳにより制御されるマルチプレクサー１００により順次外部に出力される。 - 特許庁

The lines of a group among the memory cell arrays selected by the prescribed line address signal X11 and X12 on an upper side are divided into an odd number of the blocks and the bit map of the prescribed line address signal groups X6 to X9 on a lower side has symmetry with the odd number of the blocks as repeating units.例文帳に追加

ここで、上位側の所定の行アドレス信号Ｘ１１，Ｘ１２により選択される前記メモリセルアレイ内の一群の行が奇数個のブロックに分割され、該奇数個のブロックを繰り返し単位として、下位側の所定の行アドレス信号群Ｘ６〜Ｘ９のビットマップが対称性を有する。 - 特許庁

Since the address versus data type table 4, in which the information on the correspondence relation between the address range and the data type is stored, is provided, when a processor 1 designates a data type to be invalidated, cache lines corresponding to the data type can collectively be invalidated so that invalidation processing can easily and quickly be performed.例文帳に追加

アドレス範囲とデータ種別との対応関係の情報を格納したアドレス対データ種別テーブル４を設けるため、プロセッサ１が無効にすべきデータ種別を指定すると、そのデータ種別に対応するキャッシュラインを一括して無効化でき、無効化処理を簡易かつ迅速に行うことができる。 - 特許庁

In this circuit, according to an input timing control signal, at least first and second potential are applied a corresponding scanning electrode line at a reset time and an address time different from each other, and third potential for sustaining electric discharge is alternately applied on scanning electrode lines at the remaining time except the reset and address times different from each other.例文帳に追加

この回路では、入力されるタイミング制御信号に応じて、相異なるリセット及びアドレス時間に少なくとも第１及び第２電位を相応する走査電極ラインに印加し、相異なるリセット及びアドレス時間を除いた残り時間に持続放電用第３電位を相応する走査電極ラインに交互に印加する。 - 特許庁

A first magnification correcting device corrects the magnification of a graphic, by generating a graphic line address output signal preventing the transmission of the horizontal scanning lines of the graphic selectively on receiving a vertical magnifying coefficient smaller than 1.例文帳に追加

第一の拡大倍率修正装置は、１より小さい垂直拡大係数を受信した際に、グラフィックの水平走査線の送信を選択的に防止するグラフィック・ライン・アドレス出力信号を生成することによって、グラフィックの拡大倍率を修正する。 - 特許庁

The semiconductor storage device activates word-line activation signals (subdecode signals), which selectes word lines in the corresponding normal block in response to the result of decoding of address signals, independently of redundancy determination by a redundancy determination circuit 20.例文帳に追加

本発明の半導体記憶装置においては、冗長判定回路２０の冗長判定と独立して、アドレス信号をデコードした結果に応答して対応するノーマルブロックにおけるワード線を選択状態とするワード線活性化信号（サブデコード信号）を活性化する。 - 特許庁

As address signals of pixel parts with varying display data, i.e., interface signals including display data signals, active scanning line signals for selecting scanning lines are applied to an electrode common to the pixels corresponding to the addresses in the vertical direction by using, for example, SRAM interface signals.例文帳に追加

表示データが変化する画素部のアドレス信号、表示データ信号を含むインターフェース信号として、例えば、ＳＲＡＭインターフェース信号を用い、垂直方向のアドレスに対応する画素のコモン電極へ、走査ラインを選択するアクティブの走査ライン信号を印加する。 - 特許庁