「binary adder」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

To provide a high-speed and area saving adder circuit for adding the binary number of (n) digits, the binary number of one digit and a constant '1'.例文帳に追加

ｎ桁の２進数と１桁の２進数と定数１を加算する、高速かつ省面積の加算回路の提供。 - 特許庁

To provide a carry logic circuit, and to provide a binary adder circuit including selection logic.例文帳に追加

桁上げ論理回路および選択論理を含んだ２進加算器回路を提供すること。 - 特許庁

A two-bit binary adder takes two 2-bit numbers and adds them together to get a 3-bit result. 例文帳に追加

2ビット2進加算器は2ヶの2ビット数を取ってそれらを足し合わせ、3ビットの結果を得る。 - コンピューター用語辞典

An adder section 60 adds the bit value outputted from the integration section 30 and the error caused by the binary processing.例文帳に追加

加算部６０は、積算部３０から出力されるビット値と、２値化により生じた誤差とを加算する。 - 特許庁

Thus, it is possible to obtain the substantial gate 3 stage adder whose adding speed is 3.66 times as fast as that of a binary look ahead adder in which 64 digits and gate 11 stages are required.例文帳に追加

この為加算器は正味ゲート３段となり、２進先見加算器が６４桁でゲート１１段を要するのに比べ３．６６倍の加算速度を有する事になった。 - 特許庁

Only by preparing a logical circuit according to a method of subtraction of binary numbers, high-speed subtraction is achieved with a NOT gate and an adder.例文帳に追加

２進数の引き算の方法に従って論理回路をつくればＮＯＴゲートと加算器で高速の引き算ができる。 - 特許庁

Relating to this adder, a true gate with three stages is acceptable regardless of any number of digits, and it has 3.38 times as fast an addition speed as the conventional binary lookahead adder that needs a gate of eleven stages with sixty-four digits.例文帳に追加

本加算器は何桁でも正真正銘のゲート３段でよく従来の２進先見加算器が６４桁でゲート１１段を要するのに較べ３．３８倍の加算速度を有する。 - 特許庁

An integrator and adder group 2 and a quantizer 3 performs delta sigma modulation and converts it into a binary quantization output signal S3.例文帳に追加

積分器・加算器群２および量子化器３でデルタシグマ変調して２値の量子化出力信号Ｓ３に変換する。 - 特許庁

The volume values of the respective sample points are fed to an adder 37 using binary data of an object region extraction section 16 as a gate signal.例文帳に追加

そして、対象領域抽出部１６の二値データをゲート信号として、加算器３７に各サンプル点の体積値が供給される。 - 特許庁

The number of gates is 3.75, there is an adding speed 2.93 times as high as a binary look-ahead adder composed of 64 digits and 11 steps and the number of gates is 1/2.07.例文帳に追加

ゲート段数は３．７５段で２進先見加算器６４桁１１段の２．９３倍の加算速度があり、ゲート数は１／２．０７である。 - 特許庁

In contrast to the full adder binary logic based traditional designs, we use (incomplete) large parallel counters and large shift switch compressors. 例文帳に追加

全加算器2値論理ベースの伝統的な設計とは対照的に, 我々は(不完全)大規模並列カウンタと大規模シフト・スイッチ圧縮器を使う. - コンピューター用語辞典

An advance synthesis unit 13 includes inverting amplifiers 21 to 24, adder circuits 25, 26, and binary circuits 27, 28 and amplifies signals obtained from a first sensor 6a by a factor of A.例文帳に追加

進角合成部１３は、反転増幅器２１〜２４、加算回路２５、２６および２値化回路２７、２８を有し、第１のセンサ６ａより得られた信号をＡ倍に増幅する。 - 特許庁

Plural adder arrays 44, 84, 88, 94 and 96 total the values by an optionally selected combination, and send out the binary number P which is the division value as an operation result.例文帳に追加

その値を、複数の加算器アレイ（４４、８４、８８、９４、９６）は、任意に選択された組み合わせで合計し、除算値である二進数Ｐを演算結果として送り出すようになっている。 - 特許庁

To provide a linearity enhancement circuit that dispenses with an adder for performing operation by a binary code and can be operated speedily with low power consumption, and to provide a ΣΔA/D converter and a reception apparatus.例文帳に追加

バイナリコードで演算する加算器が不要で、高速、低消費電力で動作することが可能な線形性改善回路、ΣΔＡ／Ｄ変換器、および受信装置を提供する。 - 特許庁

The positive phase output A and the peak value B' of the opposite phase output are added in an adder 4a, the opposite phase output A' and the peak value B of the positive phase output are added in the adder 4b, the differential voltage of the output of the adders 4a and 4b is amplified in a differential limiter amplifier 5 and binary quantized output is obtained.例文帳に追加

正相出力Ａと逆相出力のピーク値Ｂ’を加算器４ａにて加算し、逆相出力Ａ’と正相出力のピーク値Ｂを加算器４ｂにて加算し、加算器４ａと４ｂの出力の差電圧を差動リミッタ増幅器５で増幅して２値量子化出力を得る。 - 特許庁

A carry signal 111 outputted from a redundant binary adder 101 is defined as the 1st input with a code bit 113 of the redundant binary addition result 112 defined as the 2nd input and an encoding signal 115 obtained by encoding the data bits 114 other than the bit 113 of the results 112 defined as the 3rd input respectively.例文帳に追加

冗長２進加算器１０１から出力される桁上げ信号１１１を第１の入力とし、冗長２進加算結果１１２の符号ビット１１３を第２の入力とし、加算結果１１２の符号ビット以外のデータビット１１４をエンコード回路１０２でエンコードしたエンコード信号１１５を第３の入力とする。 - 特許庁

The MAC unit 100 has: booth record logic 120 for generating a plurality of partial products between a first binary operand X102 and a second binary operand Y104; a Wallace tree adder 130 for arithmetically combining the reduced partial products with a third operand to obtain the final partial product, a final adder 140 for generating a final sum and a saturation circuitry 150 for selectively rounding or saturating the final sum.例文帳に追加

ＭＡＣユニット（１００）において、第１のバイナリ・オぺランドＸ（１０２）と第２のバイナリ・オぺランドＹ（１０４）との複数の部分積を発生するブース記録ロジック（１２０）と、低減した前記部分積を第３のオぺランドと算術的に組み合わせて最後の部分積を得るワラス・ツリー加算器（１３０）と、最後の和を発生する最後の加算器（１４０）と、前記最後の加算器を選択的に丸める即ち飽和させる飽和回路（１５０）とを備える。 - 特許庁

This differential coding circuit 100 comprising a 1-bit 2-stage serial parallel conversion circuit 110, a two-digit binary adder 130, N-stage delay registers 141, 142, and exclusive OR circuits 120, 150 can conduct differential coding with time delays of the N-stage delay registers 141, 142 only.例文帳に追加

１ビット２段の直並列変換回路１１０、二桁２進加算器１３０、Ｎ段遅延レジスタ１４１及び１４２、排他的論理和回路１２０及び１５０から構成される差動符号化回路１００は、Ｎ段遅延レジスタ１４１及び１４２の時間遅延のみで差動符号化ができる。 - 特許庁

As a remedy for this, it is made a pulse generator, which adds a reference oscillation clock with a binary adder of the number of bits which ensures necessary resolution, and takes out a logical bit from information about a bit position within a phase register and computes an appropriate pulse generated position thereby generating the set number of pulses.例文帳に追加

この改善策として、基準発振クロックを必要な分解能が得られるビット数の２進加算器で加算し、位相レジスタ中のビット位置情報から論理ビットを取り出し、適正なパルス発生位置を計算することによって設定されたパルス数を発生するパルス発生装置とした。 - 特許庁

The conversion Hofmann table 1 is read by an address generating means 2 composed of a counter 3 as a +1 adder and a selector 4, input data are extracted, bit by bit, by a bit extraction and decision part 5 according to read flags, and the readout address of the conversion Hofmann table 1 is controlled according to the values of the bits to make a binary tree search.例文帳に追加

＋１加算器であるカウンタ３とセレクタ４からなるアドレス生成手段２により、前記変換ハフマンテーブル１を読み出し、読み出されたフラグに応じてビット抜出し及び判定部５により入力データを１ビットずつ抜出し、そのビットの値に応じて、変換ハフマンテーブル１の読み出しアドレスを制御して二分木探索を行う。 - 特許庁