「bln」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A memory cell array 11 includes a bit line BL (BLT or BLN) to which a plurality of memory cells 21 are connected.例文帳に追加

メモリセルアレイ１１は、複数のメモリセル２１が接続されたビット線ＢＬ（ＢＬＴ又はＢＬＮ）を有する。 - 特許庁

A bit line BLn of left-hand neighbor is grounded, and a voltage of the selection bit line BLn+1 is biased to 4.5 V, and a voltage of the selection word gate WLn is raised to 1.2 V which is slightly higher than a word gate threshold voltage, for controlling a programming current.例文帳に追加

左隣のビット線ＢＬｎは接地され、選択ビット線ＢＬｎ＋１は４．５Ｖにバイアスされ、プログラミング電流を制御するために、選択ワードゲートＷＬｎはワードゲート閾値電圧よりも僅かに高い１．２Ｖに上げられる。 - 特許庁

This semiconductor memory is provided with a first pre-charge transistor 200 connecting a voltage source to one end side of a bit line when bit lines BLn, /BLn are pre-charged, and a second pre-charge transistor 220 connecting a voltage source to the other end side of a bit line when bit lines are pre-charged.例文帳に追加

この半導体記憶装置は、ビット線ＢＬｎ，／ＢＬｎをプリチャージする際に電圧源をビット線の一端側に接続する第１のプリチャージトランジスタ２００と、ビット線をプリチャージする際に電圧源をビット線の他端側に接続する第２のプリチャージトランジスタ２２０とを備える。 - 特許庁

Activated word lines WL0 are non-activated in proper timing during selection of column selection lines CL0,..., CLN after pairs of bit lines (BL0 and /BL0,..., BLN and /BLN) are differential-amplified to a voltage level of full amplitude.例文帳に追加

活性化されているワード線ＷＬ０は、ビット線対（ＢＬ０と／ＢＬ０、・・・、ＢＬＮと／ＢＬＮ）がフル振幅の電圧レベルにまで差動増幅された後であって、コラム選択線ＣＬ０、・・・、ＣＬＮの選択間の適宜なタイミングで非活性化される。 - 特許庁

First wiring patterns SLD formed in parallel with these bit lines and in the same wiring layer are disposed between the bit lines BL0 to BLn, NBL0 to NBLn in the sub-arrays 8, 8.例文帳に追加

各サブアレイ８、８において、各ビット線ＢＬ０〜ＢＬｎ、ＮＢＬ０〜ＮＢＬｎ間には、各々、これらのビット線と平行に且つ同一配線層に形成された第１の配線パターンＳＬＤが配置される。 - 特許庁

A column switch circuit CSC1n which connects a pair of bit line BLn/BLnb and a sub-data bus SDBn/SDBnb is constituted of four N transistors N15, N16, N17, N18.例文帳に追加

ビット線対ＢＬｎ／ＢＬｎｂとサブデータバスＳＤＢｎ／ＳＤＢｎｂとを接続するカラムスイッチ回路ＣＳＣ１ｎは，４つのＮトランジスタＮ１５，Ｎ１６，Ｎ１７，Ｎ１８から構成されている。 - 特許庁

The semiconductor storage device is equipped with the bit line pair BLT, the equalizing circuit 10 connected to a BLN, and a current limiting circuit 11 to supply the current to the equalizing circuit 10.例文帳に追加

本発明の半導体記憶装置は、ビット線対ＢＬＴ、ＢＬＮに接続されたイコライズ回路１０と、イコライズ回路１０に電流を供給する電流制限回路１１を備える。 - 特許庁

In that case, one or plural column lines BL0, BL1, BLn which are not connected with the memory cell MC3 are controlled so as to be electrically insulated in a sense amplifier when reading or writing the data signal DA.例文帳に追加

その際、メモリセルＭＣ３とは接続されていない１つまたは複数の列ラインＢＬ０，ＢＬ１，ＢＬｎを、データ信号ＤＡの読み出しまたは書き込みにあたりそれがセンスアンプ３内で電気的に絶縁されるよう制御される。 - 特許庁

The N transistors N15, N17 are connected in series for the bit line BLn, and the N transistors N16, N18 are connected in series with respect to the bit line BLnb.例文帳に追加

ＮトランジスタＮ１５，Ｎ１７は，ビット線ＢＬｎに対して直列に接続されており，ＮトランジスタＮ１６，Ｎ１８は，ビット線ＢＬｎｂに対して直列に接続されている。 - 特許庁

Each of the memory cells MCi is connected between the bit lines BLn and BLnB, and composed of two access transistors T1 and T2, and two ferroelectric capacitors CF1 and CF2.例文帳に追加

メモリセル各々ＭＣｉはビットラインＢＬｎ，ＢＬｎＢの間に連結されて２個のアクセストランジスタＴ１，Ｔ２及び２個の強誘電体キャパシタＣＦ１，ＣＦ２で構成される。 - 特許庁

Cell power supply lines (PVL0-PVLn) are arranged for each memory cell column, impedance or a voltage level of the cell power supply lines is adjusted according to a voltage level of bit lines (BL0, /BL0-BLn, /BLn) of a bit line of a corresponding column.例文帳に追加

メモリセル列毎に、セル電源線（ＰＶＬ０−ＰＶＬｎ）を配設し、対応の列のビット線（ＢＬ０，／ＢＬ０−ＢＬｎ，／ＢＬｎ）の電圧レベルに従ってセル電源線のインピーダンスまたは電圧レベルを調整する。 - 特許庁

A pair of complementary bit lines are constituted of bit lines (BL0, NBL0) to (BLn, NBLn) of the same row at the sub-arrays 8, 8 disposed at the left and right sides of the sequence 7 to become an open bit line type.例文帳に追加

センスアンプ列７の左方及び右方に位置するサブアレイ８、８において、同一行のビット線同士（ＢＬ０、ＮＢＬ０）〜（ＢＬｎ、ＮＢＬｎ）により相補のビット線対が構成されていて、オープンビット線型となっている。 - 特許庁

In the same way, when data in a DRAM cell 102 is outputted to a bit line BLN, a pre-charge circuit 105 is activated and a bit line BLT and referring potential line 10 of referring potential Vref are made into a conducting state.例文帳に追加

同様に、ＤＲＡＭセル１０２内のデータがビット線ＢＬＮに出力された場合は、プリチャージ回路１０５を活性化してビット線ＢＬＴと参照電位Ｖref の参照電位線１０とを導通する。 - 特許庁

In each set of sub-arrays 8, 8, a first wiring pattern SLD, which has been formed between each bit line, BL0 to BLn and NBL0 to NBLn, in parallel with these bit lines and on the same wiring layer, is arranged.例文帳に追加

各サブアレイ８、８において、各ビット線ＢＬ０〜ＢＬｎ、ＮＢＬ０〜ＮＢＬｎ間には、各々、これらのビット線と平行に且つ同一配線層に形成された第１の配線パターンＳＬＤが配置される。 - 特許庁

An objective cell for programming is a device which is on the left side of an intersection of a selection control line CGn+1, a selection bit line BLn+1 and a selection word line WLn.例文帳に追加

プログラミングの目標セルは、選択制御線ＣＧｎ＋１と選択ビット線ＢＬｎ＋１と選択ワード線ＷＬｎとの交差点における左側のデバイスである。 - 特許庁

A pair of complementary bit lines is composed of bit lines (BL0, NBL0) to (BLn, NBLn) in the same row at the sub-arrays 8, 8 positioned at the left and right sides of the row of sense amplifiers 7 to become an open bit line type.例文帳に追加

センスアンプ列７の左方及び右方に位置するサブアレイ８、８において、同一行のビット線同士（ＢＬ０、ＮＢＬ０）〜（ＢＬｎ、ＮＢＬｎ）により相補のビット線対が構成されていて、オープンビット線型となっている。 - 特許庁

In the sub-arrays 8, 8 located on the left and right sides of the sense amplifier column 7, pairs of complementary bit lines are formed by bit lines on the same array, (BL0, NBL0) to (BLn, NBLn) to become an open bit line type.例文帳に追加

センスアンプ列７の左方及び右方に位置するサブアレイ８、８において、同一行のビット線同士（ＢＬ０、ＮＢＬ０）〜（ＢＬｎ、ＮＢＬｎ）により相補のビット線対が構成されていて、オープンビット線型となっている。 - 特許庁

When data of '001' is written in memory cells S1-S3 on the same word line WLn, a current is made to flow from one side of a word line WLn and bit lines BLn-1 to BLn+1 to the other side, and '0' is written in M cells S1-S3.例文帳に追加

同一のワード線ＷＬｎ上のメモリセルＳ１〜Ｓ３に’００１’のデータを書き込む場合、ワード線ＷＬｎ、およびビット線ＢＬｎ−１〜ＢＬｎ＋１の一方から他方にかけて電流を流し、メモリセルＳ１〜Ｓ３に’０’をそれぞれ書き込む。 - 特許庁

Among n pairs of the bit line pairs (BL1, XBL1)-(BLn, XBLn), the bit line pair for a column chosen as an access object is precharged by a precharge circuit 4 at supply voltage, and the other bit line pairs are interrupted from a power supply line VDD.例文帳に追加

ｎ対のビット線対（ＢＬ１，ＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）のうち、アクセス対象として選択された列のビット線対はプリチャージ回路４によって電源電圧にプリチャージされ、他のビット線対は電源ラインＶＤＤから遮断される。 - 特許庁

After that, a current is made to flow from the other side to one side of the word line WLn, and '1' is written in only the memory cell S3 by flowing a current from the other side to one side in only the bit line BLn+1, to which the memory cell S3 in which '1' is desired to write is connected.例文帳に追加

その後、ワード線ＷＬｎには他方から一方にかけて電流を流し、’１’を書き込みたいメモリセルＳ３が接続されているビット線ＢＬｎ＋１だけに他方から一方にかけて電流を流すことにより、メモリセルＳ３だけに’１’を書き込む。 - 特許庁

The vacuum ultraviolet-excitable phosphor is a phosphor represented by general formula (La_1-x-a-bLn_xCe_aTb_b)PO_4 (wherein, Ln is at least one element selected from Y and Gd; x is 0<x≤0.1; a is 0≤a≤0.1; and b is 0<b≤0.3).例文帳に追加

真空紫外線励起蛍光体は、一般式が（Ｌａ_１−ｘ−ａ−ｂＬｎ_ｘＣｅ_ａＴｂ_ｂ）ＰＯ_４（ただし、ＬｎはＹおよびＧｄから選ばれる少なくとも１つの元素であり、ｘは０＜ｘ≦０．１、ａは０≦ａ≦０．１、ｂは０＜ｂ≦０．３）で表される蛍光体である。 - 特許庁

A non-volatile DRAM includes two or more word lines WL1,..., WLi, at least one plate line PL, at least one pair of bit lines BLn and BLnB arranged so as to intersect the word lines WLi, and two or more memory cells MCi.例文帳に追加

本発明の不揮発性ＤＲＡＭ装置は、複数のワードラインＷＬ１，．．．，ＷＬｉと、少なくとも一つのプレートラインＰＬと、ワードラインＷＬｉと交差するように配列された少なくとも一対のビットラインＢＬｎ，ＢＬｎＢと、そして複数のメモリセルＭＣｉとを含む。 - 特許庁

Until data in a DRAM cell 101 is outputted to a bit line BLT and a sense amplifier circuit 104 is activated, a pre-charge circuit 105 is activated and a bit line BLN and referring potential line 10 of referring potential Vref are made into a conducting state.例文帳に追加

ＤＲＡＭセル１０１内のデータがビット線ＢＬＴに出力されてからセンスアンプ回路１０４が活性化されるまでの間、プリチャージ回路１０５を活性化してビット線ＢＬＮと参照電位Ｖref の参照電位線１０とを導通する。 - 特許庁

A shifter circuit 10B saves a defective spare memory cell by controlling a connection relation among a bit line BLN, a spare bit line BLSO and a bit line BLQ according to control signals SB0 to SB3 generated from a low order address FB<1:0> for specifying a bit line BLN1 including a defective spare memory cell SMCB and a spare column enable signal FBE.例文帳に追加

シフタ回路１０Ｂは、不良スペアメモリセルＳＭＣＢを含むビット線ＢＬＮ１を特定する下位アドレスＦＢ＜１：０＞とスペアカラムイネーブル信号ＦＢＥとから生成された制御信号ＳＢ０〜ＳＢ３に応じてビット線ＢＬＮおよびスペアビット線ＢＬＳ０とビット線ＢＬＱとの接続関係を制御することによって、不良スペアメモリセルの救済を行なう。 - 特許庁

To clean a brush of a scrubbing unit (SCR) 40, a main wafer transfer mechanism (PRA) 30 takes a bare wafer B supplied or delivered from a delivery part 12 or a storage unit (BLN) into the scrubbing unit (SCR) 40 with a cleaning cup 92 vacant (with no treating wafer W present).例文帳に追加

各スクラブ洗浄ユニット（ＳＣＲ）４０においてブラシのクリーニングを実行するときは、洗浄カップ９２を空にしておいて（被処理ウエハＷが無い状態にしておいて）、主ウエハ搬送機構（ＰＲＡ）３０が搬入出部１２または保管ユニット（ＢＬＮ）より供給または配給されるベアウエハＢを当該スクラブ洗浄ユニット（ＳＣＲ）４０に持ち込む。 - 特許庁

The presence of connection of memory cell transistors corresponding to bit lines BLn of which the pre-charge potential is the ground potential VSS and the bit lines is in an inverse relation to the presence of connection of memory cell transistors corresponding to bit lines BLm of which the pre-charge potential is the power source potential VDD and the bit lines, and the same data can be stored.例文帳に追加

プリチャージ電位を接地電位ＶＳＳとするビット線ＢＬｎに対応するメモリセルトランジスタと同ビット線との接続の有無が、プリチャージ電位を電源電位ＶＤＤとするビット線ＢＬｍに対応するメモリセルトランジスタと同ビット線との接続の有無とは逆の関係で同一のデータを記憶できる。 - 特許庁

Then a left/right side camera mapping table is adjusted so that images LB/RB photographed by left/right side cameras 103/104 and corresponding to photographing overlapped parts by the rear camera 102 match images BLN/BRN obtained by converting viewpoints of the image resulting from photographing the photographing overlapped parts by the rear camera 102.例文帳に追加

次に、レフト／ライトサイドカメラ１０３／１０４が撮影した、リアカメラ１０２との撮影重複部分の画像ＬＢ／ＲＢが、当該撮影重複範囲をリアカメラ１０２で撮影した画像を調整後のリアカメラ用マッピングテーブルで視点変換した画像ＢＬＮ／ＢＲＮと一致するように、レフト／ライトサイドカメラ用マッピングテーブルを調整する。 - 特許庁