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cache coreの部分一致の例文一覧と使い方
該当件数 : 63件
In the multiprocessing system including a plurality of processor cores operated based on coherent multiprocessing, each core includes a cache memory for storing local copies of data values in a coherent memory area.例文帳に追加
コヒーレント多重処理に基づいて動作する複数のプロセッサコアを含む多重処理システムにおいて、それぞれのコアはコヒーレントメモリ領域内のデータ値のローカルコピーを格納するキャッシュメモリを含んでいる。 - 特許庁
When a data request for data for interruption to be used by interruption processing is transmitted from a CPU core 10 as a CPU due to the occurrence of interruption, the data for interruption corresponding to the data request are read from the cache memory, and transmitted via a CPU interface 22 to the CPU core 10.例文帳に追加
割り込みの発生によりＣＰＵとしてのＣＰＵコア１０から割り込み処理で用いる割り込み用データのデータ要求が送信された場合に、そのデータ要求に対応する割り込み用データを前記キャッシュメモリから読み出してＣＰＵインタフェース２２を介してＣＰＵコア１０に送信する。 - 特許庁
To provide an inclusive shared cache among a plurality of core-cache clusters.例文帳に追加
一実施例では、本発明は、複数のコアキャッシュ・クラスタを含むマルチコア・プロセッサの第１のスケーラビリティ・エージェントにおいてシステム相互接続インタフェースから要求データを受信し、要求側コアを含む第１のコアキャッシュ・クラスタの局所キャッシュの線に要求データを記憶し、線のタグ・アレイのベクトルにおけるクラスタ・フィールド及びコア・フィールドを更新する方法を含む。 - 特許庁
To obtain a power saving function with the performance of keeping consistency in a coherent multiprocessing system including cache copies of data values by bringing a processor core into a nonactive state by power-down while a memory access management unit performs a consistency management operation without requiring the operation of the processor core in the active state of a cache memory for storing data values which needs to keep the consistency.例文帳に追加
この発明は、データ値のキャッシュコピーを含むコヒーレント多重処理システムにおいて、一貫性維持を必要とするデータ値を格納するキャッシュメモリがアクティブ状態であって、プロセッサコア自体の動作を必要とせずにメモリアクセス管理ユニットが一貫性管理動作を行う間、プロセッサコアをパワーダウンして非アクティブ状態にすることにより、一貫性を維持する能力と共に節電機能を実現する。 - 特許庁
In the case of fetching the instruction stored in the instruction buffer 13 by the CPU core, the access cycle is guaranteed and the operation of the instruction cache is not performed, so that the power efficiency can be improved.例文帳に追加
したがって、ＣＰＵコアが命令バッファ１３に格納された命令をフェッチする場合にはアクセスサイクルが保証されると共に、命令キャッシュの動作が行なわれないので電力効率を向上させることが可能となる。 - 特許庁
Accordingly, the security protection mode (third level of privilege) constructed by an unaggressive method is provided on a processor system 10 including a processor core, a command and data cache, a write buffer and a memory management unit.例文帳に追加
この様に、プロセッサ・コア、命令およびデータ・キャッシュ、書き込みバッファおよびメモリ管理ユニットを含むプロセッサ・システム（１０）上に、非侵略的な方法で構築された機密保護モード（特権の第３レベル）が具備される。 - 特許庁
This ROM patching device includes (1) a patch buffer for storing a first replacement cache line containing a first new instruction suitable for replacing at least a portion of the codes in the ROM, (2) a lockable cache, and (3) a core processor logic operable to read from an associated memory a patch table containing a first table entry.例文帳に追加
本発明に基づくＲＯＭパッチング装置は、（１）ＲＯＭ内のコードの少なくとも一部を置換するのに適した第一新命令を包含する第一置換キャッシュラインを格納するパッチバッファ、（２）ロック可能なキャッシュ、（３）第一テーブルエントリを包含するパッチテーブルを関連するメモリから読取るべく動作可能なコアプロセッサ論理を有している。 - 特許庁
Each processor core is placed in a power-saving mode or in a non-operating state, and the cache memory is brought into in a state capable of responding to a consistency management request, whereby the system continues operation as the whole and continuously manages the consistency.例文帳に追加
それぞれのプロセッサコアを節電モードすなわち非動作状態に置き、キャッシュメモリを一貫性管理要求に応答可能な状態に置くことにより、システムは全体として動作を持続し、一貫性を管理し続ける。 - 特許庁
On a micro computer 10 which contains a CPU core 11 and a cache device 12, when a caching miss occurs in the cache device 12, a signal for stop supplying clock is generated which stops a movement of a standard clock by the number of the clock according to the number of waiting which is set for the accessed address area on a programmable waiting controller 14 for accessing a memory device which is connected outside.例文帳に追加
ＣＰＵコア１１及びキャッシュ装置１２を含むマイクロコンピュータ１０において、キャッシュ装置１２でキャッシュミスが発生したとき、外部に接続されたメモリ装置にアクセスするためのプログラマブル・ウェイト・コントローラ１４において、アクセスされるアドレス領域に対応して設定されるウェイト数に応じたクロック数だけ基準クロックの動作を停止させるクロック供給停止信号を生成する。 - 特許庁
A first profile obtaining section (24) counts execution times of control operation by a cache control section (23) each combination of the process identifying information for the implementation target process of the central processing unit (21) and process identifying information sent from the other processor core.例文帳に追加
第１プロファイル取得部（２４）は、中央処理装置（２１）の実行対象処理の処理識別情報および別のプロセッサコアから送信された処理識別情報の組み合わせ毎に、キャッシュ制御部（２３）による制御動作の実施回数をカウントする。 - 特許庁
When notifying other processor core of occurrence of data update in a cache memory (22) caused by a central processing unit (21), a data update notifying section (22a) sends address information of update target data and process identifying information for an implementation target process of the central processing unit (21).例文帳に追加
データ更新通知部（２２ａ）は、中央処理装置（２１）によるキャッシュメモリ（２２）のデータ更新の発生を別のプロセッサコアに通知する際、更新対象データのアドレス情報および中央処理装置（２１）の実行対象処理の処理識別情報を送信する。 - 特許庁
To effectively reduce power consumption when performing specific control processing by a power source of an onboard battery during an engine stop, in an engine-controlling electronic control device having a microcomputer adopting at least one of a multi-core configuration and a cache memory-mounted configuration.例文帳に追加
マルチコア構成及びキャッシュメモリ搭載構成の少なくとも一方が採用されたマイクロコンピュータを備えたエンジン制御用電子制御装置において、エンジン停止中に車載バッテリの電源により特定の制御処理を行う際の消費電力を効果的に低減する。 - 特許庁
When the instruction fetch part 31 tries to fetch an instruction from the instruction cache 1, a specific instruction execution control part 34 in the processor core 3 reads instruction analysis information corresponding to the instruction from the instruction analysis information storage area 13, and when the read instruction analysis information indicates that the instruction is a specific instruction, controls the operation of the instruction fetch part 31 and the instruction decoding part 32.例文帳に追加
プロセッサコア３の特定命令実行制御部３４は、命令フェッチ部３１が命令キャッシュ１から命令をフェッチするときに、その命令に対する命令解析情報を命令解析情報記憶領域１３から読み出し、その命令が特定の命令であることを読み出した命令解析情報が示しているときは、命令フェッチ部３１および命令デコード部３２の動作を制御する。 - 特許庁
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