「cache core」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A logical cache setting section 104 sets a CPU cache corresponding to the program characteristics, to the multi-core processor.例文帳に追加

論理キャッシュ設定部１０４は、プログラム特性に応じたＣＰＵキャッシュを、マルチコアプロセッサに設定する - 特許庁

A core instruction cache consisting of a core instruction address array 2 and a core instruction array 3 stores a core instruction address for performing patch to a core instruction and the core instruction address of a patch destination.例文帳に追加

コア命令アドレスアレイ２とコア命令アレイ３で構成されるコア命令キャッシュには、コア命令に対してパッチを行うためのコア命令アドレスとパッチ先のコア命令アドレスが保持される。 - 特許庁

When the contents of the core ROM for debug are held in the corresponding entry, a core instruction register 6 replaces read data 116 of the core ROM with read data 115 of the core cache 100.例文帳に追加

保持する場合、コア命令レジスタ６は、コアＲＯＭの読出しデータ１１６をコアキャッシュ１００の読出しデータ１１５と差し替える。 - 特許庁

This information processor has: a first processor core 10; the cache memory 13; a cache controller 11 controlling access to the cache memory; and a selector 12 connecting the cache memory to the controller 11 or a bus 40.例文帳に追加

第１のプロセッサコア１０と、キャッシュメモリ１３と、キャッシュメモリへのアクセスを制御するキャッシュコントローラ１１と、キャッシュメモリをコントローラ１１又はバス４０に接続するセレクタ１２とを備える。 - 特許庁

A cache control part 718 updates core ID stored in a core ID/RAM 203 with core ID 702 added to a memory access request 708 in the occurrence of a cache miss.例文帳に追加

キャッシュ制御部７１８は、キャッシュミスが発生した場合に、コアＩＤ・ＲＡＭ２０３に記憶されているコアＩＤを、メモリアクセス要求７０８に付加されたコアＩＤ７０２によって更新する。 - 特許庁

A core instruction address read from the core instruction cache is compared with the fetch address of a core instruction by a core instruction address comparator 5 and is used to detect a patch object core instruction.例文帳に追加

このコア命令キャッシュから読み出されるコア命令アドレスは、コア命令アドレス比較器５にてコア命令の取り出しアドレスと比較され、パッチ対象コア命令の検出に利用される。 - 特許庁

This function is realized by a core cache writing control circuit constituted of devices 8-14.例文帳に追加

この機能は、８〜１４で構成されるコアキャッシュ書込制御回路が担う。 - 特許庁

An instruction cache 3 outputs to the CPU core 6 a hit instruction in response to a request from the CPU core 6.例文帳に追加

命令キャッシュ３は、ＣＰＵコア６の要求に対してヒットした命令をＣＰＵコア６へ出力する。 - 特許庁

A status code indicating whether a processor core for holding an object address in an L1 cache memory exists or not is given to an L2 cache tag 22.例文帳に追加

対象アドレスをＬ１キャッシュメモリに保持するプロセッサコアが存在するか否かを示すステータスコードをＬ２キャッシュタグ２２に付す。 - 特許庁

To use a CN (Core Network) cache server provided in a core network CN and a RAN (Radio Area Network) cache server provided in a radio access network RAN with high efficiency to improve data throughput in a mobile communication system.例文帳に追加

無線アクセスネットワークRANに設けられたRANキャッシュサーバ及びコアネットワークCNに設けられたCNキャッシュサーバを高効率に利用し、移動通信システムにおけるデータスループットの向上を図ること。 - 特許庁

In processing 401, a reading request to a core cache line is detected, and when any mistake is generated from a reading request to a corresponding core cache, a corresponding LLC line is accessed according to this.例文帳に追加

処理４０１では、コア・キャッシュ線への読み取り要求が検出され、対応するコア・キャッシュへの読み取り要求から「ミス」が生じた場合に、それに応じて、対応するLLC線がアクセスされる。 - 特許庁

The core processor logic loads the first new instruction from the patch table into the patch buffer, stores the first replacement cache line from the patch buffer into the lockable cache, and locks the first replacement cache line into the lockable cache.例文帳に追加

該コアプロセッサ論理は、第一新命令を該パッチテーブルから該パッチバッファ内にロードし、該第一置換キャッシュラインを該パッチバッファから該ロック可能なキャッシュ内に格納し、且つ該第一置換キャッシュラインを該ロック可能なキャッシュ内にロックさせる。 - 特許庁

A core debug information array 7 holds information indicating whether or not the contents of a core ROM for debug are held in each entry of a core cache 100.例文帳に追加

コアデバック情報アレイ７は、コアキャッシュ１００の各エントリに対応して、そのエントリがデバッグ用のコアＲＯＭの内容を保持しているかどうかの情報を保持する。 - 特許庁

A core ID-RAM 203 stores core ID for identifying the request source of a memory access request in association with each cache way of a cache block specified by a memory access request 708.例文帳に追加

コアＩＤ・ＲＡＭ２０３は、メモリアクセス要求７０８により特定されるキャッシュブロックの各キャッシュウェイに対応させて、メモリアクセス要求の要求元を識別するためのコアＩＤを記憶する。 - 特許庁

An AND circuit 106 outputs a data break signal to the CPU core 101 on the basis of the cache hit signal of the data cache 102 to make the CPU core 101 execute a break.例文帳に追加

また、ＡＮＤ回路１０６は、比較器１０４の一致判定信号と、データキャッシュ１０２のキャッシュヒット信号とに基づいてＣＰＵコア１０１にデータブレーク信号を出力し、ブレークを実行させる。 - 特許庁

The multi-core CPU 4 has: a cache balance controller 13 for moving the information between the cache memories 7, 8 so as to average the cache use amount of each cache memory 7, 8 by referring to the balance information; and a cache write restoration controller 14 for restoring the circuit data stored in the cache memories 7, 8 into the DRAM 6 after the information is moved.例文帳に追加

マルチコアＣＰＵ４は、バランス情報を参照してキャッシュメモリ７，８のキャッシュ使用量を平均化するようにキャッシュメモリ７，８間で情報を移動させるキャッシュバランス制御部１３と、その情報の移動が行われた後に、キャッシュメモリ７，８に記憶されたキャッシュデータをＤＲＡＭ６に書き戻すキャッシュ書き戻し制御部１４とを有している。 - 特許庁

The computer system includes a CPU core, a DSP core, a data cache, a first and a second sequential buffer modules, and an external memory, and sequentially accesses input or output data transmitted in or from the DSP core using a sequential buffer instead of the data cache.例文帳に追加

ＣＰＵコア、ＤＳＰコア、データキャッシュ、第１及び第２シーケンシャルバッファモジュール、及び外装メモリを含み、ＤＳＰコアに／から伝達される入力または出力データをデータキャッシュを使用せず、シーケンシャルバッファを使用してシーケンシャルにアクセスする。 - 特許庁

To shorten latency until a core acquires data in cache mistake without increasing the circuit scale.例文帳に追加

回路規模を増大させることなく、キャッシュミス時にコアがデータを取得するまでのレイテンシを短縮すること。 - 特許庁

A second processing determining part 26 specifies the possession core by using the L1 cache tag 21 when the processing with respect to the possession core is required, and then, determines a retry.例文帳に追加

第２処理判定部２６は、所持コアに対する処理が必要である場合にＬ１キャッシュタグ２１を用いて所持コアを特定し、リトライ判定する。 - 特許庁

A CPU cache mechanism 305 is shared by a plurality of CPU cores 301-304 in a multi-core processor 30.例文帳に追加

ＣＰＵキャッシュ機構３０５は、マルチコアプロセッサ３０内の複数のＣＰＵコア３０１〜３０４に共有される。 - 特許庁

However, the minimum in-core memory used to cache a directory is the physical page size (typically 4K) rather than 512 bytes. 例文帳に追加

欠点は、キャッシュに使われる最小のメモリの大きさが 512 バイトではなく 物理ページサイズ(大抵は 4K) になることです。 - FreeBSD

The gateway is built around an Integrated Gateway Processor (IGP) which is a 486DX4 core running at 100MHz, with 8KB L1 cache. 例文帳に追加

このゲートウェイは統合ゲートウェイプロセッサ（IGP）に基づいて作られる。そのIGPは100MHzで走る486DX4で8KBのL1キャッシュを持つものである。 - コンピューター用語辞典

When the registers are continuously retreated to the stack, a memory control device writes data from a processor core to the cache memory without executing refilling processing from the main memory to the cache memory.例文帳に追加

メモリ制御装置はスタックへの連続的なレジスタ待避時に、主メモリからキャッシュメモリへのリフィル処理を行うことなくプロセッサコアからキャッシュメモリへのデータ書込みを実現する。 - 特許庁

To provide a multi-core processor system dynamically adding/deleting an area to be used by a multi-core processor as a main memory, while maintaining the consistency of a cache.例文帳に追加

キャッシュの一貫性を保ちつつマルチコアプロセッサがメインメモリとして使用できる領域を動的に追加／削除することができるマルチコアプロセッサシステムを提供する。 - 特許庁

An information processing device 1 is equipped with: a multi-core CPU 4 having cores 2, 3 with cache memories 7, 8; and a DRAM 6 to which the multi-core CPU 4 is connected.例文帳に追加

情報処理装置１は、キャッシュメモリ７，８を有するコア２，３が内蔵されたマルチコアＣＰＵ４と、マルチコアＣＰＵ４と接続されたＤＲＡＭ６とを備えている。 - 特許庁

A processor core 5 of the PU 11 can use the built-in memory 1 as both of a main memory and a cache memory according to the address data.例文帳に追加

ＰＵ１１のプロセッサコア５は、アドレスデータにより、内蔵メモリ１を主メモリとしても、キャッシュメモリとしても利用することができる。 - 特許庁

Timbre parameters that a sound source core 33 requires when reproducing a musical sound are stored in a cache memory 32 for all channels.例文帳に追加

音源コア３３が楽音を再生する際に必要とする音色パラメータは、キャッシュメモリ３２に全てのチャンネル分格納されている。 - 特許庁

A hardware architecture HA is configured so that a tag mode and a cache mode can be selectively achieved by a processor core 1.例文帳に追加

ハードウエア・アーキテクチュアＨＡは、プロセッサ・コア１がタグ・モード及びキャッシュ・モードを選択的に実現できるように構成されている。 - 特許庁

A cache transfer-control section 7 confirms execution of the instruction output from the pre-fetch buffer 2 to the CPU core 6, and thereafter stores the instruction from the pre-fetch buffer 2 to the instruction cache 3.例文帳に追加

キャッシュ転送制御部７はこのプリフェッチバッファ２からＣＰＵコア６へ出力された命令の実行を確認した後、その命令をプリフェッチバッファ２から命令キャッシュ３に格納させる。 - 特許庁

When the registers are continuously restored from the stack, the memory control device forcibly clears a dirty bit on a hit cache entry simultaneously with the reading of data from the cache memory by the processor core.例文帳に追加

又メモリ制御装置はスタックからの連続的なレジスタ復帰時に、プロセッサコアがキャッシュメモリからデータを読出すと同時に、ヒットしたキャッシュエントリ上のダーティビットを強制的にクリアすることを実現する。 - 特許庁

This processor 100 performs accordance decision of an address decided in a break point of a CPU core 101 and an address of a data cache 102 accessed by the CPU core 101 by a comparator 104.例文帳に追加

プロセッサ１００は、ＣＰＵコア１０１のブレークポイントに定められたアドレスと、ＣＰＵコア１０１がアクセスするデータキャッシュ１０２のアドレスとの一致判定を比較器１０４でおこなう。 - 特許庁

A specific address area of a cache address area is set in a non-cache area setting register (4) with an area setting valid bit to a cache memory (8), when the specific address area is accessed by a CPU core (1) and when a corresponding area is set in the non-cache area by the area setting valid bit, an external memory is accessed.例文帳に追加

キャッシュメモリ（８）に対し、キャッシュアドレス領域の特定のアドレス領域を非キャッシュ領域設定レジスタ（４）に領域設定有効ビットともに設定し、この特定アドレス領域がＣＰＵコア（１）によりアクセスされたとき、対応の領域が非キャッシュ領域に領域設定有効ビットにより設定されているときには、外部のメモリに対しアクセスする。 - 特許庁

A processor core 3 is provided with an instruction fetch part 31 and an instruction decoding part 32 to execute pipeline processing of an instruction fetched from an instruction cache 1.例文帳に追加

プロセッサコア３は、命令フェッチ部３１および命令デコード部３２を備え、命令キャッシュ１からフェッチした命令のパイプライン処理を行う。 - 特許庁

The tamper-resistant microprocessor 100 is provided with: a processor core 10; a cache memory control section 20; a code data encryption decryption processing section 30; and a key value register 40 or the like.例文帳に追加

耐タンパマイクロプロセッサ１００は、プロセッサコア１０、キャッシュメモリ制御部２０、コードデータ暗号復号処理部３０、鍵値レジスタ４０等を備える。 - 特許庁

A replacement core ID determination circuit 711 and a replacement way mask generation circuit 703 determines a replacement way candidate 709 upon the occurrence of a cache miss.例文帳に追加

置換コアＩＤ決定回路７１１及び置換ウェイマスク生成回路７０３は、キャッシュミスの発生時に、置換ウェイ候補７０９を決定する。 - 特許庁

To provide program developers with useful information for program optimization in a processor system which includes a cache memory for each processor core.例文帳に追加

プロセッサコア毎にキャッシュメモリが設けられたプロセッサシステムについて、プログラム開発者に対してプログラムの最適化に有用な情報を提供する。 - 特許庁

A first processing determining part 25 determines whether or not processing with respect to the possession core is required with referring to the status code when coincidence exists in the L2 cache tag 22.例文帳に追加

第１処理判定部２５は、Ｌ２キャッシュタグ２２でヒットした場合にステータスコードを参照して所持コアに対する処理が必要であるか否かを判定する。 - 特許庁

An issuing check block 20 issues a data read request due to the cache miss to the main storage from an issuing control circuit 50 and registers the information of the request in a request buffer circuit 30, when the cache miss occurs at the time when a load request is received from a processor core.例文帳に追加

プロセッサコアからのロードリクエスト時にキャッシュミスが生じた場合、発行チェックブロック20はそのキャッシュミスによるデータ読み出しのリクエストを発行制御回路50から主記憶に発行し、そのリクエストの情報をリクエストバッファ回路30に登録する。 - 特許庁

At least, one out of the standard clocks which are supplied from a first clock driver 18 to the CPU core 11 and to the cache device 12 is stopped.例文帳に追加

クロック供給停止信号を、第１のクロックドライバ１８からＣＰＵコア１１及びキャッシュ装置１２に供給される基準クロックのうち少なくとも一方を停止する。 - 特許庁

If a mishit occurs in the instruction cache 3, a pre-fetch buffer 2 reads from an external memory 1 and stores instruction data corresponding to an address requested from the CPU core 6, as well as outputs to the CPU core 6 the instruction corresponding to the requested address.例文帳に追加

プリフェッチバッファ２は命令キャッシュ３でミスヒットした場合にＣＰＵコア６からの要求アドレスに対応する命令データを外部メモリ１から読み出して格納すると共に要求アドレスに対応した命令をＣＰＵコア６へ出力する。 - 特許庁

To provide a cache memory system capable of reducing the overhead of memory access, improving the utilization efficiency of a memory, a CPU, an external device for supplying data to the memory and the like, and improving the performance of the entire system, and to provide a CPU core, and a cache memory control method.例文帳に追加

本発明は、メモリアクセスのオーバーヘッドを削減すると共に、メモリやＣＰＵ、メモリにデータ供給する外部デバイス等の利用効率を上げ、システム全体の性能を向上させることの出来るキャッシュメモリシステム、ＣＰＵコア及びキャッシュメモリ制御方法を提供することを課題とする。 - 特許庁

In an information processor, both a DMAC 30 and a CPU core 10 perform input and output of data through a cache memory 40 at the time of access to a main memory 60.例文帳に追加

情報処理装置においては、メインメモリ６０にアクセスする場合に、ＤＭＡＣ３０およびＣＰＵコア１０の双方が、キャッシュメモリ４０を介してデータの入出力を行う。 - 特許庁

In response to receiving an initialization operation from an associated processor core that indicates a target memory block to be initialized, a cache memory determines a coherency state of the target memory block.例文帳に追加

初期設定すべきターゲット・メモリ・ブロックを示す関連プロセッサ・コアからの初期設定動作を受信したことに応答して、キャッシュ・メモリはターゲット・メモリ・ブロックのコヒーレンス状態を決定する。 - 特許庁

Consequently, the sound source core 33 reads timbre parameters set by channels out of the cache memory 32 and reproduces a musical sound, so that the musical sound with the changed timbre can be reproduced.例文帳に追加

これにより、音源コア３３がキャッシュメモリ３２から各チャンネルに設定されている音色パラメータを読み出して楽音を再生することにより、変更された音色の楽音を再生することができる。 - 特許庁

The mutual connection of data switches is implemented with connection to each processor core by using each data cache, as well as the message network is connected to each of the processor cores by using each of message stages.例文帳に追加

データスイッチ相互接続がプロセッサコアのそれぞれにそれぞれのデータキャッシュによって接合されており、メッセージングネットワークがプロセッサコアのそれぞれにそれぞれのメッセージステーションによって接合されている。 - 特許庁