「clock scan」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The double clock extraction circuit, the clock mask circuit, and the scan flip-flop are provided, corresponding to the plurality of the clock domains.例文帳に追加

ダブルクロック抽出回路と、クロックマスク回路と、スキャンフリップフロップとは、複数のクロックドメインに対応して設けられる。 - 特許庁

The image reading part 10 reads in scan mode image data in synchronism with a scan clock signal.例文帳に追加

画像読取部１０は、スキャンモードではライン画像データをスキャンクロック信号に同期して読み取る。 - 特許庁

GATED CLOCK CELL, SCAN TEST CONTROL CIRCUIT, AND METHOD FOR DESIGNING RTL LEVEL OF SCAN TEST CONTROL CIRCUIT例文帳に追加

ゲーテッドクロックセル、スキャンテスト制御回路及びスキャンテスト制御回路のＲＴＬレベルの設計方法 - 特許庁

On the fixed layer, scan clock wiring 11 for supplying a scan clock performing scan test to a selection circuit 4, and clock wiring for supplying the output from the selection circuit 4 to a flip-flop 51 on a scan path are formed.例文帳に追加

固定層には、スキャンテストを行なうためのスキャンクロックを選択回路４に対して供給するスキャンクロック配線１１と、選択回路４の出力をスキャンパス上のフリップフロップ５１に対して供給するクロック配線とを形成している。 - 特許庁

During a scan test, first and second clock control sections 106, 107 select a scan clock input terminal 104 by a control signal from a control signal input terminal 105 to supply clock paths 108, 109 with a clock during the scan test.例文帳に追加

第１、第２のクロック制御部１０６、１０７は、スキャンテスト時に、制御信号入力端子１０５からの制御信号によってスキャンクロック入力端子１０４を選択し、クロックパス１０８、１０９へスキャンテスト時のクロックを供給する。 - 特許庁

A first latch carries and outputs input data according to a clock, and carries and outputs input scan data according to a first scan clock.例文帳に追加

第１のラッチは、クロックに従って入力データを保持して出力し、第１のスキャンクロックに従って入力スキャンデータを保持して出力する。 - 特許庁

To provide a circuit which reduces an increase in the number of scan path test clock terminal.例文帳に追加

スキャンパステストクロック端子数の増大を抑止する回路の提供。 - 特許庁

The dummy block 120 has a clock terminal D4 to which a clock signal CLK is input, a scan input terminal D2 connected to the scan chain 140, and a scan output terminal D5 connected to the scan chain 140.例文帳に追加

ダミーブロック１２０は、クロック信号ＣＬＫが入力されるクロック端子Ｄ４と、スキャンチェーン１４０に接続されたスキャン入力端子Ｄ２と、スキャンチェーン１４０に接続されたスキャン出力端子Ｄ５と、を有する。 - 特許庁

The semiconductor integrated circuit includes a plurality of scan flip-flops constituting a scan chain during the scan test, and a plurality of clock gating circuits connected between a clock input and the plurality of scan flip-flops.例文帳に追加

本発明による半導体集積回路は、スキャンテスト時にスキャンチェーンを構成する複数のスキャンフリップフロップと、クロック入力と複数のスキャンフリップフロップとの間に接続された複数のクロックゲーティング回路とを具備する。 - 特許庁

A scan power control terminal and an accompanying function are added to a gated clock cell which controls a clock tree.例文帳に追加

クロックツリーを制御するゲーテッドクロックセルにスキャン電力制御端子及び付随する機能を追加する。 - 特許庁

A scan clock (501) is generated from a clock generating means (309) inside a motor control means (308).例文帳に追加

モータ制御手段（３０８）内部のクロック発生手段（３０９）からスキャンクロック（５０１）が発生する。 - 特許庁

The sub-scan direction shift register 105 actuates a piezoelectric element 60 by transmitting two pixels of the pixel data at a time to the sub-scan direction in synchronizing with a printing timing clock and a sub-scan clock.例文帳に追加

副走査方向シフトレジスタ１０５は、印字タイミングクロック及び副走査クロックに同期して、ピクセルデータを２ピクセルずつ副走査方向に転送して、圧電素子６０を駆動させる。 - 特許庁

The clock supply part (14A) receives a clock signal for scan test and supplies the clock signal to each of the logic circuits (11 to 13).例文帳に追加

クロック供給部（１４Ａ）は、スキャンテスト用のクロック信号を受け、論理回路（１１〜１３）のそれぞれにクロック信号を供給する。 - 特許庁

MEMS SCAN CONTROLLER FOR GENERATING CLOCK FREQUENCY, AND ITS CONTROL METHOD例文帳に追加

クロック周波数を生成するＭＥＭＳスキャンコントローラおよびその制御方法 - 特許庁

A multiphase clock supplying circuit 50 is installed, which generates a scan clock signal SCK (k) of (n+1) arising from the clock signal SCLK for test indicating implementation of scan path test, with no overlap mutually and in sequence, to supply the generated scan clock signal SCK (k) to scan flip-flop SFF of (n-1) and one scan flip-flop SFF*.例文帳に追加

スキャンパステストの実行を示すテスト用クロック信号ＳＣＬＫから互いに重複せず順に立ち上がる（ｎ＋１）個のスキャンクロック信号ＳＣＫ（ｋ）を生成する多相クロック供給回路５０を設け、生成したスキャンクロック信号ＳＣＫ（ｋ）を（ｎ−１）個のスキャンフリップフロップＳＦＦと１個のスキャンフリップフロップＳＦＦ＊とに供給する。 - 特許庁

When the scan clock signal SCK (k) is supplied, the scan clock signal SCK (k) is supplied sequentially from the scan flip-flop SFF*, and thus the scan flip-flop SFF and SFF* can be properly acted as an n-bit shift register implementing sequentially the shift action from the scan flip-flop SFF*.例文帳に追加

スキャンクロック信号ＳＣＫ（ｋ）を供給する際にスキャンフリップフロップＳＦＦ＊から順にスキャンクロック信号ＳＣＫ（ｋ）を供給して、スキャンフリップフロップＳＦＦ，ＳＦＦ＊をスキャンフリップフロップＳＦＦ＊から順にシフト動作するｎビットのシフトレジスタとして機能させる。 - 特許庁

Then, in scan shift, the master latch 110 fetches scan shift data input SIN in a Low period of a scan shift clock SCLK1 and outputs the fetched scan shift data input SIN to the slave latch 111.例文帳に追加

そして、スキャンシフト時には、マスタラッチ１１０は、スキャンシフトデータ入力ＳＩＮをスキャンシフトクロックＳＣＬＫ１のＬｏｗ期間で取り込むと共にスレーブラッチ１１１へ出力する。 - 特許庁

A PLL circuit 16 uses the reference clock signal CLK2 and generates a write clock signal CLK3 as a successive multiplication clock signal which is phasesynchronized with a scan detection signal, using the reference clock signal CLK2.例文帳に追加

ＰＬＬ回路１６では、基準クロック信号ＣＬＫ２を用い、走査検知信号に位相同期した逓倍クロック信号である書き込みクロック信号ＣＬＫ３を生成する。 - 特許庁

To suppress upgrading of clock control and complication of circuit construction, and perform processing at interruption of a scan clock signal.例文帳に追加

クロック制御の高度化や回路構成の複雑化を抑制して、スキャンクロック信号の停止時に処理を行う。 - 特許庁

To provide a scan flip-flop for executing a scan test without obstructing the skew adjustment of a clock line.例文帳に追加

クロックラインのスキュー調整を阻害することなくスキャンテストを実行することが可能なスキャンフリップフロップを提供する。 - 特許庁

The other clock control circuits (80) (80b) determine the value of the scan enable signal on the basis of the scan enable control signal.例文帳に追加

他のクロック制御回路（８０）（８０ｂ）は、スキャンイネーブル制御信号に基づいて、スキャンイネーブル信号の値を特定する。 - 特許庁

To provide a logic circuit design method for adjusting a clock skew occurred between scan FFs constituting a scan path.例文帳に追加

スキャンパスを構成するスキャンＦＦ間に発生するクロックスキューを調整するための論理回路設計方法を提供する。 - 特許庁

A main-scan direction shift register 101 shifts one pixel of data to a main-scan direction at a time in synchronizing with a data transfer clock.例文帳に追加

主走査方向シフトレジスタ１０１は、データ転送クロックに同期して、主走査方向にデータを１ピクセルずつシフトする。 - 特許庁

TEST CLOCK CONTROL STRUCTURE TO GENERATE CONFIGURABLE TEST CLOCK FOR SCAN-BASED TESTING OF ELECTRONIC CIRCUITS USING PROGRAMMABLE TEST CLOCK CONTROLLER例文帳に追加

プログラム可能テストクロックコントローラを使用した電子回路のスキャンベーステスト用に構成可能なテストクロックを生成するためのテストクロック制御構造 - 特許庁

When signals in a scan clock unit outputted from a random pattern generator 102 for generating pseudo random signals at prescribed periods are matched with patterns in a scan clock unit inputted to the scan chain 101 of the ATPG patterns, a scan clock selection decoder 103 supplies a clock for inputting the signals in a scan clock unit outputted from the random pattern generator 102.例文帳に追加

スキャンクロック選択デコーダ１０３は、所定周期の擬似ランダム信号を発生するランダムパタン発生器１０２から出力されるスキャンクロック単位の信号とＡＴＰＧテストパタンの前記スキャンチェーン１０１に入力されるスキャンクロック単位のパタンとが一致するときに、前記ランダムパタン発生器１０２から出力されるスキャンクロック単位の信号を入力するためのクロックをスキャンチェーン１０１に供給する。 - 特許庁

A fast clock generating circuit, which generates fast clock signal of half a cycle of clock signal during normal operation and a fast data generation circuit, which generates fast scan data of half a cycle of scan data used for a scan path test are provided, and a scan path test is carried out by fast clock signal generated by a fast clock generation circuit and fast scan data generated in the fast data generation circuit.例文帳に追加

通常動作時のクロック信号の半分の周期の高速クロック信号を生成する高速クロック生成回路と、スキャンパステストに使用するスキャンデータの半分の周期の高速スキャンデータを生成する高速データ生成回路とを設け、高速クロック生成回路で生成した高速クロック信号および高速データ生成回路で生成した高速スキャンデータによってスキャンパステストを行うように構成したものである。 - 特許庁

With two times of scans being formed as a single set, in a first scan, the shift registers 12A and 12B are operated with the P-phase clock and N-phase clock, respectively, while in the second scan, the shift registers 12A and 12B are operated with the N-phase clock and P-phase clock, respectively.例文帳に追加

２回のスキャンを１セットとし、１回目のスキャンではシフトレジスタ１２Ａ、１２ＢはそれぞれＰ相クロック、Ｎ相クロックで動作し、２回目のスキャンではシフトレジスタ１２Ａ、１２ＢはそれぞれＮ相クロック、Ｐ相クロックで動作する。 - 特許庁

The multiplexer 11 comprises a first input terminal P1 to which a BIST clock is applied in a BIST mode and a scan clock is applied in a scan mode, and a second terminal P2 to which a system clock is applied.例文帳に追加

マルチプレクサ１１は、ＢＩＳＴモード時にＢＩＳＴクロックが印加され、スキャンモード時にスキャンクロックが印加される第１の入力端子Ｐ１と、システムクロックが印加される第２の端子Ｐ２を備える。 - 特許庁

The scan chain 102 latches the scan data in synchronization with a first clock signal supplied to an SC external input terminal 113, and the scan chain 107 latches the scan data in synchronization with a second clock signal outputted by the SC control circuit 402.例文帳に追加

スキャンチェーン１０２はＳＣ外部入力端子１１３に供給される第１クロック信号に同期して、またスキャンチェーン１０７はＳＣ制御回路４０２が出力する第２クロック信号に同期してそれぞれスキャンデータをラッチする。 - 特許庁

The synchronous circuit section 2 inputs the clock signal CLKa, the clock signal CLKb and the clock signal CLKc, and has a scan-designed synchronous circuit using the clock signal CLKa, the clock signal CLKb and the clock signal CLKc.例文帳に追加

同期回路部２は、クロック信号ＣＬＫａ、クロック信号ＣＬＫｂ、及びクロック信号ＣＬＫｃを入力し、クロック信号ＣＬＫａ、クロック信号ＣＬＫｂ、或いはクロック信号ＣＬＫｃを使用するスキャン設計された同期回路を有する。 - 特許庁

SHIFT RESISTOR NOT USING TIMING-COMPETING BOUNDARY SCAN REGISTER BY MEANS OF TWO-PHASE CLOCK CONTROL例文帳に追加

２相クロック制御によるタイミング競合バウンダリスキャンレジスタを用いないシフトレジスタ - 特許庁

As to this scan test circuit, the cycle of a clock in shift operation is made shorter than the cycle of the clock in capture operation.例文帳に追加

スキャンテスト回路において、シフト動作時のクロックの周期をキャプチャ動作時のクロックの周期に比して短くする。 - 特許庁

During a scan test, a specific gated clock cell equipped with the scan power control terminal is stopped (operated) using the scan power control circuit 3003, thereby performing a scan test without test division.例文帳に追加

スキャンテスト中スキャン電力制御回路３００３を用いて特定のスキャン電力制御端子つきゲーテッドクロックセルを止める（動かす）ことでテスト分割なしでスキャンテストを行うことが可能となる。 - 特許庁

To disclose a system, structure and method for performing scan-based testing of electronic circuits by generating a test clock for scan chains.例文帳に追加

スキャンチェーンのテストクロックを生成して電子回路のスキャンベースのテストを実施するためのシステム、構造、及び方法が開示される。 - 特許庁

An MUXSCANFF (max scan flip-flop) circuit 103 as a selection circuit is set in a scan mode for inspection and an inspection signal is inputted in scan input and/or clock input.例文帳に追加

選択回路としてのＭＵＸＳＣＡＮＦＦ回路１０３を検査用のスキャン・モードに設定し、スキャン入力及び／もしくはクロック入力に検査信号を入力する。 - 特許庁

When the scan-inserted circuits SCB and SCC are set to be in a scan mode, a scan flip-flop circuit SFF is stored with the output data Y1 and Y2 in synchronization with the clock signal.例文帳に追加

スキャン挿入済回路ＳＣＢ，ＳＣＣがスキャンモードに設定されると、スキャンフリップフロップ回路ＳＦＦは、クロック信号に同期して、出力データＹ１，Ｙ２を格納する。 - 特許庁

To implement an efficient scan test for a semiconductor device using a gated clock.例文帳に追加

ゲーティッドクロックが用いられている半導体装置の効率の良いスキャンテストを実現する。 - 特許庁

The scan enable control signal generation circuit (13) receives a clock on information signal output from clock control circuits (80) (80a) and supplies a scan enable control signal to another clock control circuits (80) (80b).例文帳に追加

スキャンイネーブル制御信号生成回路（１３）は、クロック制御回路（８０）（８０ａ）から出力されるクロックオン情報信号を受けて、他のクロック制御回路（８０）（８０ｂ）にスキャンイネーブル制御信号を供給する。 - 特許庁

A logic circuit executes a predetermined logical operation with a second scan clock and an operation mode, to generate and output an update clock.例文帳に追加

論理回路は、第２のスキャンクロックと動作モードとの所定の論理演算を行い、アップデートクロックを生成して出力する。 - 特許庁

After sequentially shifted signals are set in each scan register in synchronism with a scan clock, the output signal and the inverted signal of the scan register are alternately outputted, and output signals of an internal circuit operating according to the alternately outputted output signal and inverted signal are held in the scan register in synchronism with the scan clock.例文帳に追加

スキャンクロックに同期して、信号を順次シフトして各々のスキャンレジスタに設定した後、スキャンレジスタの出力信号と反転信号を切り替えて出力し、この切り替えて出力された出力信号と反転信号に応じて動作した内部回路の出力信号をスキャンクロックに同期してスキャンレジスタに保持する。 - 特許庁

To provide a scan test circuit with a multiplication circuit for performing a test by changing the speed of a clock by N-multiplication, and to provide a scan test method.例文帳に追加

クロックのスピードをＮ逓倍変化させてテストを行う逓倍回路を設けたスキャンテスト回路およびスキャンテスト方法を提供する。 - 特許庁

A second circuit section TCi2 receives the scan-out signal SiOUT1, a scan select signal SS, a write control signal WCTRL, and a scan clock signal SCLK, and outputs a scan-out signal SOUT.例文帳に追加

第２テスト回路部ＴＣｉ２は，スキャンアウト信号ＳｉＯＵＴ１，スキャンセレクト信号ＳＳ，ライトコントロール信号ＷＣＴＲＬ，およびスキャンクロック信号ＳＣＬＫが入力され，スキャンアウト信号ＳＯＵＴを出力する。 - 特許庁

Correction data of the clock signal is stored in a clock memory 153, and this correction data is used to correct the frequency of the clock signal by a clock control part 152, and thus the scan speed of the laser beam is fixed.例文帳に追加

クロック信号の補正データをクロックメモリ１５３に記憶しておき、その補正データを用いてクロック制御部１５２によりクロック信号の周波数を補正し、レーザビームの走査速度を一定にする。 - 特許庁

A clock gating circuit 3b disables the clock gating signal CGS and reverses the clock signal CLK while the scan enable signal SCANEn rises.例文帳に追加

クロックゲーティング回路３ｂは、スキャンイネーブル信号ＳＣＡＮＥｎが立ち上がっている間クロックゲーティング信号ＣＧＳを無効化すると共にクロック信号ＣＬＫを反転させる。 - 特許庁

The clock switching circuit 120 supplies, when the object circuit performs the saving operation, a saving recovery clock lower in speed than a system clock used for the general operation to the scan chain 15.例文帳に追加

このクロック切替回路は、対象回路が退避動作を行う場合には、通常動作に使用するシステムクロックより低速な退避回復クロックをスキャンチェーンに供給する - 特許庁