「drams」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

The high-speed processor system is provided with a CPU, a plurality of DRAMs connected in parallel, and a plurality of cache memories formed into a hierarchical structure, and each cache memory is provided with an MPU functioning as a processor having binary compatibility with the CPU.例文帳に追加

本発明に係る高速プロセッサシステムは、ＣＰＵと、複数個に並列接続されたＤＲＡＭと、階層構造に形成された複数個のキャッシュメモリを備え、各々のキャッシュメモリにはＣＰＵに対してバイナリ互換性のあるプロセッサとして機能するＭＰＵが夫々備えられている。 - 特許庁

In the device where DRAMs are mixedly mounted, a gate electrode 2 at a logic section is set to a double structure of CoSi/D-α (D-Poly), and a gate electrode 3 at a DRAM section is set to a double structure of Wsi/D-α (D-P) having an SAC(self alignment contact) structure.例文帳に追加

ＤＲＡＭ混載デバイスにおいて、ロジック部のゲート電極２をＣｏＳｉ／Ｄ−α（Ｄ−Ｐｏｌｙ）の二重構造にし、ＤＲＡＭ部のゲート電極３はＳＡＣ（Ｓｅｌｆ Ａｌｉｇｎｍｅｎｔ Ｃｏｎｔａｃｔ）構造を有したＷｓｉ／Ｄ−α（Ｄ−Ｐｏｌｙ）の二重構造にした。 - 特許庁

To provide a memory data transmission method and a memory data transmission system with a high data transfer efficiency that can realize data transfer without setting of an active command, setting of a row address, and a delay due to CAS latency in the case that data are transferred between two memories consisting of synchronous DRAMs.例文帳に追加

シンクロナスＤＲＡＭにより構成される２つのメモリ間でデータ転送する際に、アクティブコマンドの設定、列アドレスの設定、ＣＡＳレーテンシによる遅延がないデータ転送を実現することにより、データ転送効率の高いメモリデータ転送方法及びメモリデータ伝送装置を提供することを目的とする。 - 特許庁

Further, a clock signal for synchronizing control over the DRAMs DIMM21 to 2n is outputted from a clock drive circuit DRV1 of a memory control part 1, outputted through a clock line 3 which equalizes the signal propagation delay time to that of the data bus line 4, and connected to clock input terminals of respective SDRAMs DIMMs21 to 2n.例文帳に追加

また、ＳＤＲＡＭ ＤＩＭＭ２_1 〜２_n の制御の同期化を計るクロック信号は、メモリ制御部１のクロックドライブ回路ＤＲＶ１から出力され、データバス線４と信号伝搬遅延時間が等しくなるようなクロック線３を介して出力され、各ＳＤＲＡＭ ＤＩＭＭ２_1 〜２__n のクロック入力端子に接続されている。 - 特許庁

Data sent from the processor 1 are separated by the selector 21 into data and vertical parity added to the data, the vertical parity is stored together in the memory (storage DRAM 24 for vertical parity) differen from for data storage, and the vertical parity ECC generating circuit 22 adds an error correction code(ECC) to make good use of the DRAMs without spoiling the reliability.例文帳に追加

処理装置１から送られたデータは、セレクタ２１によりデータと当該データに付加されている垂直パリティとを分離し、垂直パリティをデータ格納用とは別のメモリ（垂直パリティ用格納ＤＲＡＭ２４）にまとめて格納し、さらに、垂直パリティ用ＥＣＣ生成回路２２によりエラー訂正符号（ＥＣＣ）を付加することにより、信頼性を損なわずにＤＲＡＭを有効活用することが可能である。 - 特許庁

The EU and the United States initiated countervailing duty investigations on July 25, 2002, and November 27, 2002, respectively, against imports of DRAMs (Dynamic Random Access Memory) manufactured by Hynix and Samsung Corporations of Korea. According to the petitions, Korean DRAM producers benefited from corporate bonds issued by the Korean Development Bank and other institutions, as well as from new investment and debt restructuring measures introduced by the Korean Government in 2001 to help rebuild Korea's industry after the Asian financial crisis.例文帳に追加

アジア通貨危機を背景とした、韓国開発銀行等による社債引受、並びに2001年に行われた韓国政府及び関係金融機関による新規融資、債務繰り延べ等の再建支援策から利益を受けた韓国のハイニックス社及びサムソン社製造のDRAM（記憶保持動作を必要とする随時書き込み及び読み出しが可能な半導体記憶素子）輸入により、国内産業への損害が発生したとして、EUは2002年７月25日に、米国は同年11月27日に、それぞれ相殺関税調査を開始した\\ - 経済産業省