「multi core cpu」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A CPU cache mechanism 305 is shared by a plurality of CPU cores 301-304 in a multi-core processor 30.例文帳に追加

ＣＰＵキャッシュ機構３０５は、マルチコアプロセッサ３０内の複数のＣＰＵコア３０１〜３０４に共有される。 - 特許庁

To provide a system for executing an application program written so as to be executed by means of a multi-core graphics processing unit (multi-core GPU) to be executed on a general purpose central processing unit (CPU) having a shared memory.例文帳に追加

マルチコアグラフィックプロセッサ（マルチコアＧＰＵ）により実行するために書かれ、共有メモリをもつ汎用プロセッサにより実行するためのシステム。 - 特許庁

To provide a technology relating to an operating system of a multi-core CPU for continuing processing with a high priority even if abnormality occurs in a CPU core.例文帳に追加

ＣＰＵコアに異常が発生しても、優先度の高い処理を継続させるためのマルチコアＣＰＵのオペレーティング・システムに関する技術を提供する。 - 特許庁

To provide a multi-core system and a gateway device for a vehicle for protecting data between zones in a multi-core system for varying the number of CPU cores in each zone.例文帳に追加

ゾーン毎のＣＰＵコア数を可変なマルチコアプロセッサシステムであって、ゾーン間のデータ保護を向上させたマルチコアシステム及び車両用ゲートウェイ装置を提供すること。 - 特許庁

A logical cache setting section 104 sets a CPU cache corresponding to the program characteristics, to the multi-core processor.例文帳に追加

論理キャッシュ設定部１０４は、プログラム特性に応じたＣＰＵキャッシュを、マルチコアプロセッサに設定する - 特許庁

To provide a vehicle controlling device capable of continuing a vehicle control even when abnormality occurs to a slave-side core of a multi-core CPU.例文帳に追加

マルチコアＣＰＵのスレーブ側コアに異常が発生した場合にも車両制御を継続することのできる車両制御装置を提供する。 - 特許庁

To provide a technology in which multi-core CPU or GPU more efficiently applies multiple image processings to image data.例文帳に追加

画像データに対してより効率的に複数の画像処理をマルチコアＣＰＵまたはＧＰＵが施す技術を提供する。 - 特許庁

To provide starting of an optional OS even after an initial starter OS has become a normal operating state in a built-in apparatus of a multi-core CPU configuration.例文帳に追加

マルチコアＣＰＵ構成の組込み機器において、初期起動ＯＳが通常動作状態になった後でも、任意ＯＳの起動を可能にする。 - 特許庁

Portions of the application program that rely on specific features of the multi-core GPU are converted by a translator for execution by the general purpose CPU.例文帳に追加

マルチコアＧＰＵの特定の特徴に依存するアプリケーションプログラムの部分は、トランスレータにより、汎用ＣＰＵで実行するように変換される。 - 特許庁

Portions of the application program that rely on specific features of the multi-core GPU are converted by a translator for execution by the general purpose CPU.例文帳に追加

マルチコアＧＰＵの特定の特徴に依存するアプリケーションプログラムの部分は、トランスレータにより、汎用ＣＰＵにより実行するように変換される。 - 特許庁

To solve a problem of increase in power consumption in a data bus between CPUs or the like in a multi-core semiconductor device, in which power consumption in a single CPU is reduced.例文帳に追加

マルチコア方式の半導体装置では、ＣＰＵ単体の消費電力は低減されるが、ＣＰＵ−ＣＰＵ間などのデータ・バスにおける消費電力が増大する。 - 特許庁

To increase the RIP (Raster Image Processor) processing speed of VDP (Variable Data Print) by making a good use of merits of two systems of page parallel processing and object parallel processing in parallel processing using a multi-core CPU.例文帳に追加

マルチコアＣＰＵを用いた並列処理において、ページ並列処理、オブジェクト並列処理の２つの方式それぞれのメリットを活かすことでＶＤＰのＲＩＰ処理速度をより高める。 - 特許庁

A technique, for translating application programs written using a parallel programming model for execution on the multi-core GPU for execution by the general purpose CPU, is described.例文帳に追加

本発明は、マルチコアＧＰＵで実行するために並列プログラミングモデルを使用して書かれたアプリケーションプログラムを、汎用のＣＰＵにより実行するように変換する技術について述べる。 - 特許庁

To provide an information processor capable of flexibly controlling operation depending on a situation in consideration of characteristics of a multi-core CPU having a plurality of cores.例文帳に追加

複数のコアを有するというマルチコアＣＰＵの特性を考慮した動作制御をその時々の状況に応じて柔軟に行うことを実現した情報処理装置を提供する。 - 特許庁

To provide an image processor equipped with a multi-core CPU to efficiently operate a plurality of PDL (Page Description Language) analysis modules in parallel, and an image processing method, an image processing program and a recording medium.例文帳に追加

本発明は、マルチコアＣＰＵを搭載して複数のＰＤＬ解析モジュールを効率的に並列動作させる画像処理装置、画像処理方法、画像処理プログラム及び記録媒体に関する。 - 特許庁

To achieve both reliability improvement and processing speed improvement and also achieve decision of failure in a plurality of cores of a vehicle control device using a multi-core CPU system while suppressing redundant arithmetic processing by a special test program or the like and CPU resource consumption.例文帳に追加

本発明の目的とするところは信頼性向上と処理速度向上との両立であり、特別なテストプログラムなどによる冗長な演算処理，ＣＰＵリソースの消費を抑制しながらマルチコアＣＰＵシステムを用いる車両用制御装置の複数コアの故障判定を実現することにある。 - 特許庁

To schedule tasks and to efficiently perform processing, considering both the increase of processing delay due to a load on CPU cores and the increase of the latency time for the processing due to the increase of a communication time, in a multi-core processor system.例文帳に追加

マルチコアプロセッサシステムにおいて、ＣＰＵコアの負荷による処理遅延の増加と、通信時間増加による処理の待ち時間の増加の両者を考慮して、タスクのスケジューリングをおこない、処理化の効率化をおこなう。 - 特許庁

To make an image forming apparatus carrying a multi-core CPU, generate printing data at a higher speed, even when it is made to generate an intermediate code of the printing data that assigns a plurality of pages to one page.例文帳に追加

本発明の目的は、マルチコアのＣＰＵを搭載した画像形成装置に、１ページに複数ページを割り当てた印刷データの中間コードを生成させる際においても、より高速な印刷データ生成を行わせることである。 - 特許庁

The packet processing device includes a packet reception processing part 7 having a multi-core/multi-processing device CPU (CPUa1 to an) on which an OS is loaded and an NIC (Network Interface Card) 3 as a network interface device, and configured to parallelize packet reception processing and to achieve high speed reception processing by using a device monitoring part 9 which monitors an NIC3.例文帳に追加

ＯＳを搭載したマルチコア／マルチプロセッサＣＰＵ（ＣＰＵａ１〜ａｎ）を有するパケット受信処理部７と、ネットワークインタフェイスデバイスであるＮＩＣ（Network Interface Card）３とを備えたパケット処理装置において、ＮＩＣ３を監視するデバイス監視部９を用いることにより、パケット受信処理を並列化し、高速受信処理が可能なパケット処理装置を実現する。 - 特許庁

When a system in an abnormal sate is detected from among three systems which are configured using three CPU cores 11-13 of a multi-core microcomputer 1 by an abnormality monitoring part 40, a reset request signal which can identify the system in an abnormal state is outputted by a reset part 50.例文帳に追加

マルチコアマイコン１の３つのＣＰＵコア１１〜１３を用いて構成される３つのシステムの中から、異常状態のシステムが異常監視部４０によって検出されると、異常状態のシステムを識別可能なリセット要求信号がリセット部５０によって出力される。 - 特許庁

The multi-core CPU 4 has: a cache balance controller 13 for moving the information between the cache memories 7, 8 so as to average the cache use amount of each cache memory 7, 8 by referring to the balance information; and a cache write restoration controller 14 for restoring the circuit data stored in the cache memories 7, 8 into the DRAM 6 after the information is moved.例文帳に追加

マルチコアＣＰＵ４は、バランス情報を参照してキャッシュメモリ７，８のキャッシュ使用量を平均化するようにキャッシュメモリ７，８間で情報を移動させるキャッシュバランス制御部１３と、その情報の移動が行われた後に、キャッシュメモリ７，８に記憶されたキャッシュデータをＤＲＡＭ６に書き戻すキャッシュ書き戻し制御部１４とを有している。 - 特許庁