| 例文 |
read-write cycleの部分一致の例文一覧と使い方
該当件数 : 61件
Accordingly, only the single cycle of the input and output is required after formation of the element to the electrons (or holes) for the floating gate and thereafter read and write of the information are conducted only with the mechanical operation of the floating gate layer, thereby requiring the input and output of electrons no longer.例文帳に追加
これにより浮遊ゲートに対する電子（または正孔）の出し入れは素子形成後１回のみ行えばよく、その後の読み書きは浮遊ゲート層の機械的動作によってのみ行い電子の出し入れが不要となる。 - 特許庁
A read and a write cycle of probability estimation information generating the timing of signal input and output by a CT update part 106 are performed at a high speed and the process speed for the whole encoding process is improved eventually.例文帳に追加
ＣＴ更新部１０６による信号入出力のタイミングを生成する確率推定情報の読み込みおよび書き込みのサイクルが高速度で行われ、結果的に符号化処理全体の処理速度が向上化する。 - 特許庁
A clock-synchronized memory is provided with an AL setting register 132 used for setting a value (front-loaded latency) specifying a supply cycle of a read or write command, and a delay control circuit 126 for delaying internal control signals MAE, WBE by the prescribed cycle time in accordance with a value set to the AL setting register 132.例文帳に追加
クロック同期型のメモリにおいて、読出しまたは書込みコマンドの投入サイクルを指定する値（前倒しレイテンシ）を設定可能なＡＬ設定レジスタ１３２と、ＡＬ設定レジスタ１３２に設定された値に応じて所定のサイクル時間だけ内部制御信号ＭＡＥ，ＷＢＥを遅延させるための遅延制御回路１２６とを備える。 - 特許庁
To prevent both old and new images from coexisting in one cycle of an input signal to a composition judging unit by switching the operations of duplexed memories and their read/write operations at a proper timing.例文帳に追加
複数の画像信号の入力チャネルを持ち、メモリを使用してそれらの信号の合成を行う画像合成装置において、入力画像と出力画像の処理周期やタイミングのずれがあれば出力画像の１周期内に新旧の画像の混在が発生する。 - 特許庁
Also, the device is provided with an interlock signal, it is transmitted to the maintenance port from the retrieving port, it sets a time for perform write-in and read-out of data for the content addressable memory, consequently, retrieving operation is continued in each clock cycle without interrupting it.例文帳に追加
また、インターロック信号が備えられており、検索ポートからメンテナンスポートに伝送されることにより、コンテントアドレサブルメモリに対してデータの書き込みおよび読み出しを実行すべき時を設定し、この結果、検索動作が中断することなく各クロックサイクルで継続する。 - 特許庁
An access time since read access is started until write data to an external memory 4 and read data from the external memory 4 are matched is measured by a measuring unit 6 and a comparator 7 in a memory access adjusting device 5 of a system controller 100, and a memory access controller 3 automatically sets the wait cycle corresponding to the memory specification of the external memory 4 based on the result.例文帳に追加
システムコントローラ１００のメモリアクセス調整装置５内の計測器６、および比較器７により、リードアクセスを開始してから、外部メモリ４へのライトデータと外部メモリ４からのリードデータとが一致するまでのアクセスタイムを計測し、メモリアクセス制御装置３が、その結果に基づいて、外部メモリ４のメモリスペックに応じたウエイトサイクルを自動的に設定する。 - 特許庁
The transmission data read processing part 1-21 reads pieces of the transmission data in order of address at fixed cycle, the transmission data write processing part 1-12 is informed of transmission timing information about the transmission data, writes the transmission data in the address of reading timing of the memory by the transmission data read processing part 1-21 matched to transmission timing and adjusts the transmission timing.例文帳に追加
送信データリード処理部１−２１は、一定の周期で送信データをアドレス順に読み出し、送信データライト処理部１−１２は、送信データの送信タイミング情報の通知を受け、該送信タイミングに合致する、送信データリード処理部１−２１によるメモリの読み出しタイミングのアドレスに、該送信データを書き込み、送信タイミングを調整する。 - 特許庁
This data input/data output control device and method wherein a plurality of write or read data configured of m=2^n+k bits (m, n, and k are integers) can be accessed during one clock cycle of an external clock signal.例文帳に追加
本発明は、ｍ＝２^ｎ＋ｋビット（ここで、ｍ、ｎ、及びｋは整数）で構成される複数個のライトまたはリードデータが外部クロック信号の１クロックサイクル内にアクセスすることのできるデータ入力及びデータ出力制御装置とデータ入力及び出力制御方法を提供する。 - 特許庁
To provide a memory device provided with SDRAM in which access speed is increased by setting the number of times of burst access at the time of initialization at which burst access based on burst length for performing burst access is set in a read/write cycle, in a memory device provided with SDRAM performing burst access.例文帳に追加
バーストアクセスを行うＳＤＲＡＭを備えたメモリ装置において、バーストアクセスを行うためのバースト長に基づくバーストアクセスをリード／ライトサイクルで設定する初期化時にそのバーストアクセスの回数を設定するようにして、アクセスの高速化を図ったＳＤＲＡＭを備えたメモリ装置を提供する。 - 特許庁
In the traffic monitoring device for carrying out analysis/ tabulation processing by storing a plurality of traffic statistic data on the POS or LAN interface in a memory block 2, a CPU executes access through a controller 3 to the memory block and between the controller and the memory block, the traffic monitoring device has a periodical write/read cycle.例文帳に追加
POS又はLANインタフェースにおけるトラフィックの複数の統計データをメモリブロック２に蓄積して解析・集計処理を実行するトラフィックモニタ装置において、前記メモリブロックに対して、CPUはコントローラ３を介してアクセスを実行する構成とし、前記コントローラとメモリブロック間では、定期的なライト／リードサイクルを有するトラフィックモニタ装置。 - 特許庁
To provide a shared buffer control circuit, conducting abort priority control where its circuit scale is reduced, a write cycle to a shared buffer is decreased and a read reply time is reduced as soon as the abort priority control is executed, and to provide a shared buffer control method.例文帳に追加
廃棄優先制御を行う共有バッファ制御回路において、廃棄優先制御を行うと同時に、回路の規模削減、共有バッファへの書き込みサイクルの短縮化、読み出し応答時間の短縮化を図ることが可能な共有バッファ制御回路及び共有バッファ制御方法を提供する。 - 特許庁
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