「read-write cycle」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

To provide a synchronous semiconductor storage device capable of increasing a read/write time in one cycle of a clock signal that defines a read write cycle time of an array unit.例文帳に追加

アレイユニットのリードライトサイクルタイムを規定するクロック信号の1周期中のリード／ライト時間を増加することが可能な同期型半導体記憶装置を提供する。 - 特許庁

In each dummy read cycle, the data are read out with dummy from an address in a RAM to which data are to be written in the next write cycle under the control of a CPU.例文帳に追加

ＣＰＵは、各ダミーリードサイクルにて、ＲＡＭに対し、次回のライトサイクルで書き込むアドレスについてダミーでデータを読み出させる。 - 特許庁

CONTENT ADDRESSABLE MEMORY HAVING READ-OUT/WRITE-IN FUNCTION WHICH DOES NOT INTERRUPT CONTINUOUS RETRIEVING CYCLE例文帳に追加

連続検索サイクルを中断させない読み出し／書き込み機能を有するコンテントアドレサブルメモリ - 特許庁

To perform simultaneously 'read', 'write', 'active', and 'precharge' operations in a single clock cycle.例文帳に追加

単一のクロックサイクルにおいて「リード」、「ライト」、「アクティブ」、および「プリチャージ」動作を同時に実行する。 - 特許庁

CONTENT ADDRESSABLE MEMORY WITH READ/WRITE FUNCTION CAUSING NO INTERRUPTION OF CONTINUOUS RETRIEVAL CYCLE例文帳に追加

連続検索サイクルを中断させない読み出し／書き込み機能を有するコンテントアドレサブルメモリ - 特許庁

To shorten a read-write-cycle being an interval between read-out operation and write-in operation by making read-data latency and write-data latency same.例文帳に追加

リードデータレイテンシーとライトデータレイテンシーとを同一にすることで、読み出し動作と書き込み動作との間隔であるリードライトサイクルを短縮することが可能である半導体記憶装置を提供することを目的とする。 - 特許庁

In a write-cycle succeeding to this read-cycle, an operation mode to be entered is decided based on data externally specified.例文帳に追加

このリードサイクルに続くライトサイクルにおいて、外部から指定されたデータに基づき、エントリーすべき動作モードが確定される。 - 特許庁

A master latch circuit 11 and the slave latch circuit 23 are controlled by CLK generated in both cycles of a write-cycle and a read-cycle.例文帳に追加

マスタラッチ回路１１とスレーブラッチ回路２３とはライト、リード両サイクルともに発生するＣＬＫで制御される。 - 特許庁

To improve a cycle time at the time of writing or at the time of reading when write-operation is performed during burst read-operation or read- operation is performed during burst write-operation.例文帳に追加

バーストリード動作中にライト動作が入る際またはバーストライト動作中にリード動作が入る際に、ライト時またはリード時のサイクルタイムの向上を図ることを特徴とする。 - 特許庁

The memory device receives a read address and a write address consecutively in one cycle to generate the dual operation decoding signal.例文帳に追加

メモリデバイスは、１つのサイクルで連続的に読出アドレス及び書込アドレスを受信し、デュアル動作デコード信号を生成する。 - 特許庁

An address control section 113 sets a read address in a head address =000, sets a write enable signal to a low level for a period before a cycle of a read address, and sets the signal to a high (active) level for a period after the cycle.例文帳に追加

アドレス制御部１１３は読み出しアドレスを先頭アドレス＝０００にセットし、また、ライトイネーブル信号を１つの読み出しアドレスのサイクルの前の区間でローにし、後の区間でハイ−アクティブにする。 - 特許庁

The data are transferred between the memories in one cycle on the basis of the read signal, a first address, the write signal and a second address.例文帳に追加

そのデータは、リード信号と第１アドレスとライト信号と第２アドレスとに基づいてメモリ間を１サイクルで転送される。 - 特許庁

To enable processing a refresh-cycle and an external read/write access cycle in parallel in a dynamic type memory device to/from which data is inputted/outputted to the outside through a data buffer register.例文帳に追加

データ・バッファ・レジスタを介して外部とデータを入出力するダイナミック型メモリ装置において、リフレッシュ・サイクルと外部リード/ライト・アクセス・サイクルとを並行処理可能にする。 - 特許庁

A merge section 31 merges requests accessible in one read cycle or write cycle in a DDR2-SDRAM among requests in the request queue 22.例文帳に追加

併合部３１は、リクエストキュー２２内のリクエストのうち、ＤＤＲ２−ＳＤＲＡＭにおける１回の読出しサイクルまたは書込みサイクルでアクセス可能なリクエストを併合する。 - 特許庁

A single operation, such as a read only operation or a write only operation, can be performed as well as the dual operation of performing the read operation and the write operation in the same cycle.例文帳に追加

同じサイクルにおいて、単一の動作、例えば、読出し専用動作又は書込動作のいずれかのみを行うこともでき、読出動作及び書込動作を同時に実行するデュアル動作を行うこともできる。 - 特許庁

A command signal set defines whether a read operation and a write operation are generated in a bus cycle and further defines whether effective data exists for every bit of the read operation and the write operation.例文帳に追加

コマンド信号集合が、バスサイクル中に読み取り動作及び書き込み動作が発生するかどうかを定義すると共に、読み取り動作及び書き込み動作のビット毎に有効データが存在しているかどうかを定義する。 - 特許庁

In a data rewriting mode, write-in operation of data of one page and verify-read-out operation confirming a write-in state are repeated until finish of write-in is confirmed or it is discriminated that a write-in cycle reaches the maximum number of times.例文帳に追加

データ書き換えモードでは、１ページ分のデータの書き込み動作及び、書き込み状態を確認するベリファイ読み出し動作を、書き込み完了が確認されるか又は書き込みサイクルが最大回数に達したことが判定されるまで繰り返す。 - 特許庁

To provide an apparatus and method for driving a ferroelectric memory that can secure an enough read/write cycle time of an address during a chip is driven.例文帳に追加

チップ駆動時にアドレスのリード／ライトサイクル時間を十分に確保できるようにした強誘電体メモリの駆動装置及び方法を提供する。 - 特許庁

A communication system allows an existing device bus interface to communicate during a high-speed read / write cycle of memory accumulated into the memory stick.例文帳に追加

通信システムは、既存の装置バスインターフェイスが、メモリスティック内に集積されたメモリの高速読み取り／書き込みサイクル間に通信するのを許す。 - 特許庁

One cycle of write access and read access for image data is performed for the image memory area with a plurality of pixels in a horizontal direction as a unit.例文帳に追加

画像メモリ領域に対して、水平方向の複数画素単位で、画像データの書き込みアクセスおよび読み出しアクセスの１サイクルを行なう。 - 特許庁

In a rewriting test mode in which a test signal LPMAX is inputted, write-in operation of data of one page and verify-read-out operation confirming a write-in state are repeated until it is discriminated that a write-in cycle reaches the maximum number of times independently of a result of verify-read-out.例文帳に追加

テスト信号ＬＰＭＡＸを入力した書き換えテストモードでは、１ページ分のテストデータの書き込み動作及び、書き込み状態を確認するベリファイ読み出し動作を、ベリファイ読み出しの結果の如何に拘わらず、書き込みサイクルが最大回数に達したことが判定されるまで繰り返す。 - 特許庁

An arbitration circuit 60 monitors the write control enable signal WEX, a read enable signal RE, and a write enable signal WE to find a cycle where the CPU 80 is not accessing the RAM 90.例文帳に追加

調停回路６０は、書込制御イネーブル信号ＷＥＸ、読出イネーブル信号ＲＥおよび書込イネーブル信号ＷＥをモニタし、ＣＰＵ８０がＲＡＭ９０へアクセスしていないサイクルを見出す。 - 特許庁

To provide a FIFO which can write and read data every each cycle with a more compact circuit constitution even when actuated with a high-frequency number.例文帳に追加

より小さい回路構成で、高周波数で動作させた場合においても毎サイクルのデータの書き込みおよび読み出しが可能なＦＩＦＯを提供する。 - 特許庁

The decoding signal circuit generates a dual operation decoding signal, thereby enabling a memory device to perform a read operation and a write operation in one clock cycle.例文帳に追加

デコード信号回路は、デュアル動作デコード信号を生成し、これにより、メモリデバイスは、１つのクロックサイクルで読出動作及び書込動作を行うことができる。 - 特許庁

In the case that the reply of read data or the reception of write data can not be immediately performed for a read or write cycle executed by the master devices 11-1 and 11-2, target devices 13-1 and 13-2 impart target information and transaction information to the master devices 11-1 and 11-2 and hold and tentatively end the cycle.例文帳に追加

ターゲット装置１３−１、２は、マスタ装置１１−１、２によって実行されるリードまたはライトサイクルに対して、即時にリードデータの返信またはライトデータの受信が不可能な場合には、マスタ装置１１−１、２にターゲット情報とトランザクション情報を通知し、サイクルを保留させて一旦終了させる。 - 特許庁

This read/write control circuit 301 detects the continuity of addresses from a forward coincidence address retroactive by a prescribed address cycle from a start address regardless of the determination of the lock/ release of the address cycle by a lock/release determining circuit 300, and it generates a read/write start signal when the continuity of addresses is detected.例文帳に追加

リード／ライト制御回路３０１は、ロック／リリース判定回路３００によるアドレス周期のロック／リリースの判定とは無関係に、開始アドレスから所定アドレス周期分さかのぼった前方一致アドレスからアドレスの連続性を検出し、アドレスの連続性が検出されれば、リード／ライト開始信号を発生する。 - 特許庁

Then, the target devices 13-1 and 13-2 generate a read data reply cycle or a write data reception capability notifying cycle after preparation for the held cycle is completed and the master devices 11-1 and 11-2 respond based on the target information and the transaction information.例文帳に追加

そして、ターゲット装置１３−１、２は、保留させたサイクルに対する準備完了後に、リードデータ返信サイクルまたはライトデータ受信可能通知サイクルを発生し、マスタ装置１１−１、２がターゲット情報とトランザクション情報に基づいて応答する。 - 特許庁

In a field memory 10, read/write is performed in field units, the data of the previous field are read from a selection region with an address value adr in 1 access cycle, and the data of the next field are written there.例文帳に追加

フィールドメモリ１０では、読出し／書込みをフィールド単位で行い、１アクセスサイクルで、アドレス値ａｄｒによる選択領域から前フィールドのデータを読出し、そこに次フィールドのデータを書込む。 - 特許庁

To provide a method and circuit for driving a quad data rate synchronous SRAM which can perform the read/write operation in one cycle in a QDR device in which the read/write operation are completely independently performed in a double data rate type and which can read data in a burst length according to one address variation by using a prefetched method in the read operation.例文帳に追加

リードとライトが完全に独立的にダブルデータレート形式で動くＱＤＲ素子において１つのサイクルでリードとライトが可能であり、リード時にプリフェッチ形式を適用し、一回のアドレス変化でバースト長に合わせてデータを読み込むことができるクワッドデータレートシンクロナスＳＲＡＭの駆動方法及び駆動回路を提供する。 - 特許庁

To configure a decoding signal circuit to generate a dual operation decoding signal that enables a memory device to perform a read operation and a write operation in one clock cycle.例文帳に追加

デコード信号回路は、デュアル動作デコード信号（dual operation decoding signal）を生成し、これにより、メモリデバイスは、１つのクロックサイクルで読出動作及び書込動作を行うことができる。 - 特許庁

To shorten a cycle time in data write/read without any difficult timing design in a semiconductor integrated circuit including the memory cell of a synchronous type SRAM.例文帳に追加

同期型ＳＲＡＭのメモリセルを含む半導体集積回路において、難しいタイミング設計をすることなしに、データの書込み又は読出しにおけるサイクルタイムを短縮する。 - 特許庁

A processor has a CPU 1 for executing the command, a memory 2 for storing information, a BIU 3 for starting a read bus cycle, a write bus cycle, and a dummy bus cycle of none of these for the memory with the memory, and an RMWU 10 between the CPU 1 and the BIU 3.例文帳に追加

プロセッサは、命令を実行するＣＰＵ１と、情報を記憶するメモリ２と、メモリとの間でメモリに対してリードバスサイクル、ライトバスサイクル、その何れでもないダミーバスサイクルを起動するＢＩＵ３と、ＣＰＵ１とＢＩＵ３との間のＲＭＷＵ１０とを備える。 - 特許庁

The method for the integrated circuit 200 to execute the read operation and the write operation concurrently with the invention includes the cache memory blocks to separate the read operation and the write operation into the memory blocks and the cache memory blocks and execute them concurrently within one cycle of a clock signal.例文帳に追加

本発明による集積回路２００の読み取り動作と書き込み動作とを同時に実行する方法はキャッシュメモリブロックを具備してクロック信号の１周期内で読み取り動作及び書き込み動作がメモリブロックとキャッシュメモリブロックとに分けられて同時に実行される。 - 特許庁

In the method for performing the read and write operations in the semiconductor memory device having the input/output architecture comprising the separate data input bus and data output bus, when a read command is inputted in one cycle, a read operation is performed in synchronization with a clock and a write operation is performed in synchronization with a signal that operates during the read operation.例文帳に追加

データ入力バスとデータ出力バスが分離された入出力構造となった半導体メモリ装置で読み出しと書き込みを動作する方法において、１サイクルで読み出し命令が入力されると、クロックに同期されて読み出し動作が行われる段階と、前記読み出しの間に動作する信号に同期されて書き込み動作が行われる段階と、からなる - 特許庁

When the program request is present in the data '0' writing period (a read period) in the read cycle, data '1' are written to the plurality of selection memories in the data '1' writing period (a write 1 period) according to program data specified by the program request.例文帳に追加

リードサイクル中の“０”データ書き込み期間（リード期間）にプログラムリクエストがあった時は、“１”データ書き込み期間（ライト１期間）に、複数の選択メモリに対して、プログラムリクエストにて指定されたプログラムデータに従って“１”データを書き込む。 - 特許庁

The write-in instruction word latency control section 140 and the read-out instruction word latency control section 160 receive respectively a write-in instruction word and a read-out instruction word outputted from a instruction word decoder 120, and output them by delaying them by (N/2) times of a cycle of a clock signal while responding to a latency control signal.例文帳に追加

書込み命令語レイテンシ制御部１４０及び読出し命令語レイテシ制御部１６０は命令語デコーダ１２０から出力される書込み命令語及び読出し命令語を各々受信し、それらを、レイテンシ制御信号に応答して、クロック信号のサイクルの（Ｎ／２）倍だけ遅延させて出力する。 - 特許庁

Further, refreshment operation is performed in an one side of internal operation cycle IOC2 in an external operation cycle EOC, as the other side of the internal operation cycle IOC1 is utilized for operation responding to a command from the memory controller, the memory controller can supply a command such as read-out, write-in, and the like without considering refreshment timing of the memory circuit.例文帳に追加

更に、リフレッシュ動作は、外部動作サイクルEOC内の一方の内部動作サイクルIOC2で行われ、他方の内部動作サイクルIOC1はメモリコントローラからのコマンドに応答する動作に利用されるので、メモリコントローラは、メモリ回路のリフレッシュタイミングを考慮することなく、読み出しや書き込み等のコマンドを供給することができる。 - 特許庁

To provide a register controller capable of controlling the data value of a register as expected even when each of plural CPU performs a read modify write cycle to the same register at any timing.例文帳に追加

複数のＣＰＵが同一のレジスタに対してどのようなタイミングでリード・モディファイ・ライトサイクルを行った場合でも、そのレジスタのデータ値が期待値通りになるように制御できるレジスタ制御装置を提供する。 - 特許庁

In the next step, idle time before a burst signal in the DQS of the read or write cycle is detected, a trigger is applied in a first part of a burst signal, and the frequency of the burst signal is measured.例文帳に追加

次のステップでは、リード又はライト・サイクルのＤＱＳ中のバースト信号の前にあるアイドル時間を検出してバースト信号の最初の部分でトリガをかけ、バースト信号の周波数を測定する。 - 特許庁

By providing an access queue holding circuit 18 for holding an access queue for starting a memory read cycle to the memory and a buffer number holding circuit 19 for holding a buffer number at that time, the access queue of the memory read cycle is prevented from being lost and reference is enabled without competition in the empty buffer number of a data buffer common for write and read processing.例文帳に追加

メモリに対してメモリ・リード・サイクルを起動するためのアクセスキューを保持するアクセスキュー保持回路１８と、そのときのバッファ番号を保持するバッファ番号保持回路１９を設けることで、メモリ・リード・サイクルのアクセスキューの消失を防ぎ、書き込みおよび読み出し処理に共通化したデータバッファ１３の空きバッファ番号を競合することなく参照できるようにする。 - 特許庁

A multiplexer 8 selects a decoding signal XnDm of an external address side or a decoding signal XnRm of a refresh address side so that refresh operation and Read/Write operation are performed continuously in one memory cycle based on an external address transmitting signal EXTR and a refresh address transmitting signal RFTR, and outputs it as a decoding signal XnMm.例文帳に追加

マルチプレクサ８は、外部アドレス伝達信号ＥＸＴＲ及びリフレッシュアドレス伝達信号ＲＦＴＲに基づき、１メモリサイクル中にリフレッシュ動作とRead/Write動作が連続して行われるように、外部アドレス側のデコード信号ＸｎＤｍまたはリフレッシュアドレス側のデコード信号ＸｎＲｍを選択してデコード信号ＸｎＭｍとして出力する。 - 特許庁

An RE and WE generation circuit 30 generates an enable signal of the cycle shorter than the cycle of read-enable and write-enable of two processors, and generates the control signal to give access priority to a dual port RAM to the processor which is firstly accessed to an arbitration circuit 40 based on the signal.例文帳に追加

ＲＥ・ＷＥ生成回路３０で２つのプロセッサのリードイネーブル、ライトイネーブルのサイクルより短いサイクルのイネーブル信号を生成し、その信号を元に調停回路４０で先にアクセスしたプロセッサにデュアルポートＲＡＭへのアクセス優先権を与える制御信号を生成する。 - 特許庁

The writing of data in the write buffers 20, 21 and the read buffer 45 is permitted only in a cycle asserted by a synchronizing signal 12 for informing of the safe timing of data transfer between the clocks 10, 11.例文帳に追加

この際、ライトバッファ２０、２１、リードバッファ４５へのデータの書き込みは、クロック１０とクロック１１の間のデータの受け渡しの安全なタイミングを通知する同期信号１２のアサートされたサイクルでのみ許可される。 - 特許庁

The memory device provided with SDRAM is a memory device controlling SDRAM performing burst access based on burst length, a cycle number counter setting the number of times of burst access based on the burst length at the time of initialization at which the burst length is set is provided, burst cycles in a read/write cycle are performed by the number of times set in the cycle number counter.例文帳に追加

ＳＤＲＡＭを備えたメモリ装置は、バースト長に基づくバーストアクセスを行うＳＤＲＡＭを制御するメモリ装置であって、前記バースト長を設定する初期化時に、バースト長に基づくバーストアクセスの回数を設定するサイクル数カウンタを設け、リード／ライトサイクルにおけるバーストサイクルを該サイクル数カウンタに設定された回数だけ行うようにしたことである。 - 特許庁

When the address and data are written into the FIFO 14, a blend processing circuit 15 conducts a read modify write cycle of reading the data of the same address out of a memory 17 and mixing the read out data and the data written into the FIFO 14, then rewriting the same into the memory 17.例文帳に追加

そして、ブレンド処理回路１５は、ＦＩＦＯ１４に前記アドレス及びデータが書き込まれると同一アドレスのデータをメモリ１７より読み出し、その読み出したデータとＦＩＦＯ１４に書き込まれたデータとを所定の比率で混合してからメモリ１７に書き戻すリード・モディファイ・ライトサイクルを行う。 - 特許庁