リードサイクルの英語

冗長なプリフェッチ・リードサイクルを縮小し、転送能力の向上を図ることができるバスブリッジ装置を提供する。例文帳に追加

To provide a bus bridge device capable of reducing a redundant pre- fetch lead cycle and improving the transfer performance. - 特許庁

メモリリードサイクルか否かを検出し、メモリリードサイクルの場合であってシステム側のクロックと高速処理装置側のクロックとの関係が所定の場合には、バーストレディの信号の位相を早めてプロセッサ３に出力する。例文帳に追加

Whether or not the cycle is a memory read cycle is detected and when the relation between the clock of the system side and the clock of the high-speed processor side is specific in the memory read cycle, a burst ready signal is quickened in phase and outputted to a processor. - 特許庁

本発明は、ＰＣＩバス２，３間を接続し、プレフェッチ機能を備えたバスブリッジ装置１において、マスタ側からのリードサイクルの終了を認知すると、リード終了制御信号を生成してターゲット側へのリードサイクルを終了させるように制御する手段を有する。例文帳に追加

The bus bridge device 1 that connects between PCI buses 2 and 3 and has a pre-fetch function, has a control means for generating a lead finish control signal and finishing a lead cycle to a target side on recognizing the completion of the lead cycle from a master side. - 特許庁

複数のメモリセルの中から選択された複数の選択メモリセルに対してプログラムサイクル又はリードサイクルを実施し、かつ、プログラムサイクル及びリードサイクルの各々が、複数の選択メモリセルに対する“０”データ書き込み期間及び“１”データの書き込み期間を含む強誘電体記憶装置のデータ記憶方法である。例文帳に追加

In this data storage method for the ferroelectric storage device, the program cycle or the read cycle is executed to a plurality of selection memory cells selected from a plurality of memory cells, and each of the program cycle and the read cycle includes a data '0' writing period and a data '1' writing period to the plurality of selection memory cells. - 特許庁

半導体記憶装置のリードサイクル時間制限が無くても周期的なリフレッシュ動作を可能にした半導体記憶装置のアクティブサイクル制御回路、及び方法を提供する。例文帳に追加

To provide an active cycle control circuit of a semiconductor storage device attaining cyclic refresh operation even if there is no read cycle time limit of the semiconductor storage device, and to provide a method therefor. - 特許庁

１リードサイクル内に２回センシングさせることにより、誤作動を防止し動作速度を向上させ得るラッチ型センスアンプ及びその作動方法を提供する。例文帳に追加

To provide a latch type sense amplifier that malfunction can be prevented and operation speed can be improved by sensing two times in one read-cycle, and its operating method. - 特許庁

タイミング調整回路３６０により、リードサイクルにおいてメモリ電圧Ｖｍに電源電圧最大値Ｖｍａｘが印加された後、ワード線３０に調整電圧値Ｖａ（Ｖｓｓ＜Ｖａ＜Ｖｍａｘ）を印加する。例文帳に追加

By a timing adjusting circuit 360, after a power supply voltage maximum value Vmax is applied to a memory voltage Vm at a read cycle, an adjusting voltage value Va (Vss<Va<Vmax) is applied to the word line 30. - 特許庁

ダミーセルＤ１，Ｄ３の各々のドレインに接続されたビット線ＭＢＬ１，ＭＢＬ３は、リードサイクルにおいて中間のリファレンス電位を生成するように、イコライズスイッチＥＱＳＡにより互いに連結される。例文帳に追加

Bit lines MBL1, MBL3 connected to each drain of the dummy cells D1, D3 are coupled mutually by an equalizing switch EQSA so that intermediate reference potential in a read-cycle is generated. - 特許庁