全空乏電圧の英語

ＰＮ接合フォトダイオード方式では空乏層を広げるための高電圧を印加する必要があるため、素子全面に形成された電圧印加電極により高電圧が素子端部からリークする。例文帳に追加

To prevent formation of a high voltage from an element end with a voltage application electrode to the entire surface of element, because it is required to apply a high voltage, in order to widen a depletion layer in the PN junction photodiode system. - 特許庁

この場合、電荷検出領域とその周囲との間の逆バイアス電圧が、両者間の不純物濃度が低い領域を完全空乏化する程度に大きくなった後では、逆バイアス電圧の増大に対する空乏層の伸び方は緩やかになる。例文帳に追加

In this case, after a revise bias voltage between the electric charge detection region and the surrounding regions therearound is greater to a degree of completely depleting the region with the lower impurity concentration between the both, the growth of the depletion layer is slow with respect to the increase in the reverse bias voltage. - 特許庁

完全空乏型ＳＯＩトランジスタ、特にＮＭＯＳトランジスタにおいて、寄生チャネルの防止効果ばらつきを抑制し、さらに閾値電圧ばらつきをも制御して歩留の安定した完全空乏型ＳＯＩトランジスタを有する半導体装置の製造方法を提供する。例文帳に追加

To provide a method of manufacturing a semiconductor device having a fully-depleted SOI transistor where an yield is stabilized by suppressing a variation in the prevention effect of a parasitic channel and by controlling a variation in a threshold voltage in the fully-depleted SOI transistor, especially an NMOS transistor. - 特許庁

完全空乏型ＳＯＩトランジスタ等において、閾値電圧を適正な値に調整して、同一の半導体基板上に、異なる閾値電圧を有する複数のトランジスタを形成することが困難である。例文帳に追加

To solve the problem that it is difficult to form a plurality of transistors having different threshold voltages on the same semiconductor substrate by adjusting the threshold voltages of the transistors to appropriate values in a completely depleted SOI transistor. - 特許庁

半導体内で実際には印加電極から印加電圧に応じた幅で全方向に拡がる空乏層の容量を、空乏層が深さ方向のみに拡がると仮定した仮想状態での容量として正確に算出することを可能とする半導体の空乏層容量算出装置及びＣ−Ｖ特性測定装置を提供する。例文帳に追加

To provide a depletion layer capacitance calculation apparatus and a C-V characteristic measuring apparatus of a semiconductor which accurately calculate capacitance of a depletion layer in the semiconductor for actually extending in all directions from an applying electrode in a width corresponding to an applied voltage on the assumption that the depletion layer extends in the depth direction only. - 特許庁

トレンチゲート型パワーＭＯＳＦＥＴに、隣接するトレンチ間のメサ内部に、ドレイン電圧で完全に空乏領域化しないようなドープ濃度のボディ領域１０７を形成する。例文帳に追加

In a trench-gated power MOSFET, a body region 107 is formed within a mesa between adjacent trenches, the body region 107 having doping concentration established such that the body region 107 is not fully depleted at drain voltage. - 特許庁

完全空乏型のｎＭＯＳとｐＭＯＳは、ＵＴＢの下に、ゲート端子とは独立に電圧が印加可能にされたバックゲート領域（１４，２２）を有する。例文帳に追加

The complete depletion type nMOS and pMOS have the back gate regions (14, 22) to which the voltage is applicable independent of the gate terminal under the UTB. - 特許庁

完全空乏型のメモリＴＦＴを用いることにより不揮発性メモリの低電源電圧化、低消費電力化、書き換え回数向上が可能となる。例文帳に追加

The complete depletion type memory TFTs are used to thereby lower the power source voltage and the power consumption of the nonvolatile memory, and improve a number of rewriting times. - 特許庁