MBL-Aとは 意味・読み方・使い方

At the time, a bit line BL25 is connected to a ground power source GND through a main bit line MBL[1].例文帳に追加

このとき、ビット線ＢＬ２５がメインビット線ＭＢＬ［１］を介して接地電源ＧＮＤに接続される。 - 特許庁

Connection and disconnection between a bit line BL and a main bit line MBL are controlled by the transistor QN which constitutes the column gate 29.例文帳に追加

カラムゲート２９を構成するトランジスタＱＮにより、ビット線ＢＬとメインビット線ＭＢＬとの接続・切り離しの制御がされる。 - 特許庁

In reading the memory cell 03, a bit line BL23 connected to a drain is connected to a voltage source Vd through a main bit line MBL[3] for application of a prescribed voltage, and a bit line BL24 connected to a source is connected to a sense amplifier 71 through a main bit line MBL[0].例文帳に追加

メモリセル０３の読み出しにおいて、ドレインに接続されたビット線ＢＬ２３はメインビット線ＭＢＬ［３］を介して電圧源Ｖｄに接続されて所定電圧が印加され、ソースに接続されたビット線ＢＬ２４はメインビット線ＭＢＬ［０］を介してセンスアンプ７１に接続される。 - 特許庁

A bank division is performed by separating a main bit line MBL of a memory cell array 1 to an upper part and a lower part in the midst, sense amplifier circuits 2a and 2b connected respectively to the main bit lines MBL being divided in two are arranged at both end parts of bit line direction of the memory cell array 1.例文帳に追加

バンク分割は、メモリセルアレイ１のメインビット線ＭＢＬをその途中で上下に分離することにより行われ、メモリセルアレイ１のビット線方向の両端部に、二分されたメインビット線ＭＢＬにそれぞれ接続されるセンスアンプ回路２ａ及び２ｂが配置される。 - 特許庁

One end of a sub-bit line SBL is connected to a common power source CDV through a drain selector DS, and the other end is connected to a main bit line MBL through a source selector SS.例文帳に追加

副ビット線ＳＢＬの一端をドレインセレクタＤＳを介して共通電源ＣＤＶに接続し、他端をソースセレクタＳＳを介して主ビット線ＭＢＬに接続する。 - 特許庁

Also, a plurality of selection switching elements Q selecting respectively connection/non-connection are provided at a common connection point of each of a plurality of main bit lines MBL and each of a plurality of sub-bit lines SBL.例文帳に追加

また、複数のメインビット線ＭＢＬの各々と、複数のサブビット線ＳＢＬの各々との共通接続箇所に、接続／非接続をそれぞれ選択する複数の選択スイッチング素子Ｑが設けられている。 - 特許庁

Data read through a main bit line MBL from a memory block 2 having a memory cell array constituted of a dynamic type storage element are amplified by a sense amplifier circuit and latched by a latch circuit 12, and only one of outputs from a plurality of tristate buffers 13 to receive the output of the latch circuit is set so as to become a state to be outputted.例文帳に追加

ダイナミック型記憶素子からなるメモリセルアレイを有するメモリブロック２からメインビット線ＭＢＬを通して読み出されるデータを、センスアンプ回路１１で増幅してラッチ回路１２でラッチし、ラッチ回路の出力を入力とする複数のトライステートバッファ１３からの出力のうち、一つのみを出力可能状態に設定する。 - 特許庁