bus master functionとは 意味・読み方・使い方

The serial bus of the constant period protocol communicating means is provided with the function of a bus master enabling all serial buses to take a bus right, and, furthermore, each element can conduct data transmission between the elements at a constant period to realize a real time protection/control.例文帳に追加

定周期プロトコル通信手段のシリアルバスは、全てがバス権を取ることが可能なバスマスタの機能を備えており、かつ、各要素間が定周期でデータ送信を行うことでリアルタイムな保護・制御が実現できる。 - 特許庁

To specify a hang-up factor by speedily detecting a hang-up in a system having a bus master function.例文帳に追加

バスマスタが可能なシステムで、速やかにハングアップを検出し、ハングアップ要因の特定を可能にする。 - 特許庁

A bus master A101 is provided with a function to give a data look-ahead instruction 120 when issuing a data read request.例文帳に追加

バスマスタＡ１０１は、データリード要求を発行する際にデータ先読み指示１２０を行う機能を有する。 - 特許庁

In this case, the controller can avoid deadlock by simple circuit constitution, since by preparing a request switching circuit 28 between an internal bus arbiter 24 and each function keeping the function of the internal bus arbiter 24 mounted on the bus master just as is.例文帳に追加

この場合、バスマスタに搭載されている内部バスアービタ２４の機能は既存のままで、この内部バスアービタ２４と各機能との間に要求切替回路２８を介在させるのみでよいため、簡単な回路構成でデッドロックを回避することができる。 - 特許庁

This auxiliary circuit 50 refers to the flag register of peripheral equipment while effectively utilizing the bus master function of an extension bus 26 of the information processor and displays the operating condition of the peripheral equipment on a display 40.例文帳に追加

この補助回路（50）は、情報処理装置の拡張バス（26）のバスマスタ機能を活用して周辺機器のフラグレジスタを参照し、周辺機器の動作状況をディスプレー（40）に表示する。 - 特許庁

In the case that a TxCLAV signal line of a UTOPIA bus is pulled up to a high level and a transmission section 10 being a bus master broadcast-transfers ATM cells to a plurality of PHY function sections #00, #01, ..., each PHY function section drives no TxCLAV signal line.例文帳に追加

ＵＴＯＰＩＡバスのＴｘＣＬＡＶ信号線をハイレベルにプルアップしておき、バスマスタである送信部１０から複数のＰＨＹ機能部＃００、＃０１・・・へＡＴＭセルを同報転送するときには、各ＰＨＹ機能部はＴｘＣＬＡＶ信号線を駆動しない。 - 特許庁

If the data bus width of data supplied from the master devices (6-1 to 6-n, 7) exceeds the first data bus width, the memory controller (3) makes the first built-in memory and the second built-in memory function as a single combined memory device.例文帳に追加

そして、そのメモリコントローラ（３）は、そのマスタデバイス（６−１〜６−ｎ、７）から供給されたデータのデータバス幅が、その第１データバス幅を超えるとき、その第１内蔵メモリとその第２内蔵メモリとをあわせて単一のメモリデバイスとして機能させる。 - 特許庁

A data processing apparatus (100) includes a CPU (102), a CPU bus (105), a plurality of function modules (110, 111, 119, 120), and a master bit register (118).例文帳に追加

データ処理装置（１００）は、ＣＰＵ（１０２）、ＣＰＵバス（１０５）、複数の機能モジュール（１１０，１１１，１１９，１２０）、マスタビットレジスタ（１１８）を含む。 - 特許庁