node Nsとは 意味・読み方・使い方

In each group, the other ends of the bit lines are electrically coupled via a short-circuit node Ns and a bit line driver BDVb is provided for driving the voltage of the short-circuit node Ns.例文帳に追加

各グループにおいて、各ビット線の他端側は、短絡ノードＮｓを介して電気的に結合されるとともに、短絡ノードＮｓの電圧を駆動するためのビット線ドライバＢＤＶｂが設けられる。 - 特許庁

The transistor Q1 being a charge transfer gate controls connection between the bit line BL and a sense node NS in accordance with a potential V1 being transfer control voltage, and the transistor Q2 amplifies a signal of the sense node NS.例文帳に追加

電荷転送ゲートであるトランジスタＱ１は転送制御電圧である電位Ｖ１に応じてビット線ＢＬとセンスノードＮＳとの間の接続を制御し、トランジスタＱ２はセンスノードＮＳの信号を増幅する。 - 特許庁

Transistors 6 and 8 for limiting currents are disposed so as to be shared by the program units PUT(1) to PUT(m) between a ground node 4 and the internal node Ns, and between a power node 2 and an internal node 8.例文帳に追加

電流制限用のトランジスタ６および８は、接地ノード４および内部ノードＮｓの間と、電源ノード２および内部ノード８の間とのそれぞれに、プログラムユニットＰＵＴ（１）〜ＰＵＴ（ｍ）によって共有されるように配置される。 - 特許庁

The output level setting section 160 has a transistor QP12 for supplying a constant current Ip in accordance with control voltage Vm to the node No from a power source node 101, and a transistor QN12 for making to flow a current In accordance with voltage the node Ns to a ground node 102 from the node No.例文帳に追加

出力レベル設定部１６０は、制御電圧Ｖｍに応じた一定電流Ｉｐを電源ノード１０１からノードＮｏに供給するためのトランジスタＱＰ１２と、ノードＮｓの電圧に応じた電流ＩｎをノードＮｏから接地ノード１０２に流すためのトランジスタＱＮ１２とを有する。 - 特許庁

In the semiconductor device according to the present invention, a floating body transistor Q10 is provided between an output node NS of a sense amplifier (a first circuit node) and a local input/output line LIO (a second circuit node).例文帳に追加

本発明の半導体装置において、フローティングボディ型のトランジスタＱ１０は、センスアンプの出力ノードＮＳ（第１の回路ノード）とローカル入出力線ＬＩＯ（第２の回路ノード）との間に挿入されている。 - 特許庁

The transfer control circuit 12 includes a transistor Q20 which controls the connection between the bit line BL and the sense node Ns in response to a transfer control voltage VTG.例文帳に追加

転送制御回路１２は、転送制御電圧ＶＴＧに応じてビット線ＢＬとセンスノードＮｓとの間の接続を制御するトランジスタＱ２０を含む。 - 特許庁

The signal amplifier circuit comprises a current comparing section 120 generating voltage in accordance with difference between a reference current and a memory cell current in a node Ns, and an output level setting section 160 generating an output signal DOUT in a node No.例文帳に追加

本発明に従う信号増幅回路は、基準電流とメモリセル電流との差に応じた電圧をノードＮｓに生成する電流比較部１２０と、ノードＮｏに出力信号ＤＯＵＴを生成する出力レベル設定部１６０とを含む。 - 特許庁