to MISとは 意味・読み方・使い方

of a baseball game, to get on base because of four mis-pitched balls発音を聞く 例文帳に追加

野球において,四死球を得て塁に出る - EDR日英対訳辞書

To resolve multithreading mis-speculation.例文帳に追加

マルチスレッド誤り投機を解消する。 - 特許庁

To obtain a semiconductor device comprising a low resistance p-type MIS element, a low resistance n-type MIS element, and a high resistance MIS element wherein off leak current can be suppressed easily in these MIS elements; and to provide its manufacturing method.例文帳に追加

低抵抗Ｐ型ＭＩＳ素子、低抵抗Ｎ型ＭＩＳ素子、および高抵抗ＭＩＳ素子を備え、これらのＭＩＳ素子でのオフリーク電流を抑え易い半導体装置、およびその製造方法を得ること。 - 特許庁

To provide an MIS-type FET which has low resistance, and is suitable for miniaturizing, easy to manufacture and proper for fine type whose gate length is approximately 0.2 μm or less and an SOI structure, and a method for manufacturing a semiconductor device of such an MIS-type FET or the like.例文帳に追加

低抵抗で、微細化に適し、製造が容易で、ゲート長が概ね0.2μm以下の微細な形式やSOI構造のものに好適なMIS型FET、及び、このようなMIS型FET等の半導体装置を製造する製造方法を提供する。 - 特許庁

To solve the problem: it is difficult to establish compatibility between the high reliability of an n-type MIS transistor and the high performance of a p-type MIS transistor when a sidewall width is the same in the n-type MIS transistor and the p-type MIS transistor.例文帳に追加

ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとにおいてサイドウォール幅が同一である場合、ｎ型ＭＩＳトランジスタの高信頼性とｐ型ＭＩＳトランジスタの高性能化を両立させることは難しい。 - 特許庁

This memory cell is composed of two MIS elements forming specific circuit in the memory cell circuit and a capacitor in which the first MIS element (QW11) and the second MIS element (QR11) formed above the former, further the either the source or drain of the first MIS element (QW11) is made function as the gate to the second MIS element (QR11) carrying a capacitor (CS11) thereby achieving a semiconductor random access memory device which is simplified.発音を聞く 例文帳に追加

特定のメモリセル回路を構成する２個のMIS素子と１個の情報蓄積用キャパシタとよりなるメモリセルを、第１のMIS素子（Qｗ11）と、この上に積み重ね形成され、かつ、第１のMIS素子（Qｗ11）のソース及びドレインのいずれか一方の領域をゲートとした第２のMIS素子（QＲ11）と、第２のMIS素子（QＲ11）のゲート部分に寄生する容量（Cｓ11）とで構成しているので、複雑な素子構造をなくした半導体ランダムアクセスメモリ装置を達成できる。 - 特許庁

A semiconductor random access memory device with the characteristics of having the matrix of memory cells (C11) that includes the first MIS element (QW11), the drain (3) or the source (4) of the first MIS element (QW11) and the second MIS element (QR11) formed above the first MIS element (QW11), gate input capacity information storage capacitor (CS11) for the second MIS element (QW11). In the matrix of the memory array, the drain of the said first MIS element (QW11) electrically connected to the drain of the second MIS element (QW11), … connecting so that the data line (D1) orthogonally to sense (S1) and word (W1) lines of the each memory cell of the array.発音を聞く 例文帳に追加

第１のMIS素子（Qｗ11）と、第１のMIS素子（Qｗ11）のソース及びドレインのいずれか一方の領域をゲートとして用いて前記第１のMIS素子（Qｗ11）の上に積み重ね形成された第２のMIS素子（QR11）と、この第２のMIS素子（QR11）のゲート入力容量である情報蓄積用のキャパシタ（Cｓ11）とを有したメモリセル（C11）をマトリックス状に配列したメモリアレイにおいて前記第１のMIS素子（Qｗ11）のドレインを第２のMIS素子（QＲ11）のドレインと電気的に結合して、……、データ線（D1）をメモリアレイの各メモリセル間にセンス線（S1）及びワード線（W1）に直交するように配線することを特徴とする半導体ランダムアクセスメモリ装置。 - 特許庁

The semiconductor integrated circuit device is equipped with a logic circuit including MIS transistors formed on a semiconductor substrate, wherein substrate bias control circuit is provided for balancing a first substrate bias voltage Vbp0, which is applied to a first conductive MIS transistor, and a second substrate bias voltage Vbn0, which is applied to a second conductive MIS transistor.例文帳に追加

半導体基体に形成されたMISトランジスタを含む論理回路を備える半導体集積回路において、第１導電型のMISトランジスタに印加する第１基板バイアス電圧Vbp0と第２導電型のMISトランジスタに印加する第２基板バイアスVbn0とをバランスさせる基板バイアス制御回路を設ける。 - 特許庁