「エミッタ接地」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

コレクタがバイアス電源Ｖ１に接続されるトランジスタＴｒ１とコレクタがデカップリングコンデンサで接地されるトランジスタＴｒ２とのエミッタの共通接続点から電力増幅器Ｐａｍｐ１へバイアス電源Ｖ２を供給する。例文帳に追加

A bias power supply V2 is supplied from an emitter common connection point between a transistor Tr1 with its collector connected to a bias power supply V1 and a transistor Tr2 with its collector grounded by a decoupling capacitor to a power amplifier Pamp1. - 特許庁

基板の表面上に複数の第１の抵抗２６が配置されており、各抵抗は、その第１の電極が接地電位に結合するように構成され、その第２の電極が、第１の領域内に形成された対応する１対の隣接するトランジスタ・セルのエミッタ領域に接続されている。例文帳に追加

A plurality of first resistors 26 are arranged on the surface of the substrate, the respective resistors are constituted so as to connect the first electrode to a ground potential and the second electrode is connected to the emitter area of a pair of corresponding adjacent transistor cells formed inside the first area. - 特許庁

また、トランジスタＴ３は、そのエミッタ端子が接地端子１１ｃと保護用ダイオードＤ１との間に接続され、ベース端子が前記電流制限用抵抗Ｒ５を介して、前記トランジスタＴ２と前記過電流検出用抵抗Ｒ６との間に接続されている。例文帳に追加

Moreover, the emitter terminal of the transistor T3 is connected between a grounding terminal 11c and a diode D1 for protection and the base terminal of the transistor T3 is connected between a transistor T2 and the resistor R6 for detecting overcurrent through the resistor R5 for restricting current. - 特許庁

差動アンプ１の中心線に対して線対称な位置に、各々のエミッタフォロワ回路２２，２３をそれぞれ配置させることで、従来のように配線同士が交差する領域が無くなり、回路ブロック内の配線及び接地ラインＶssを１層メタル配線３で結線させることができる。例文帳に追加

Emitter follower circuits 22 and 23 are disposed symmetric with respect to the central line of a differential amplifier 1 so that it is possible to eliminate any region, where the mutual wiring crosses in a conventional manner, and to connect wiring in a circuit block through one layer metal wiring 3 to a ground line Vss. - 特許庁

具体的には、ＰＮＰバイポーラトランジスタ４ｂにおいて、エミッタは接地電位パッド２とＭＯＳトランジスタのソースとを結ぶ配線に接続され、コレクタはグランドに接続され、ベースは電源電位パッド１と接続される。例文帳に追加

To be concrete, in a pnp bipolar transistor 4b, an emitter is connected to a wiring connecting the earth potential pad 2 with the source of the MOS transistor, a collector is connected to the ground, and a base is connected to a power supply potential pad 1. - 特許庁

トランジスタQ1,Q2のベース電圧が基準電圧Ｖ_refに等しくなるように動作し、トランジスタQ1,Q2のベースの入力インピーダンスは、トランジスタQ2のエミッタ接地電流増幅率と定電流源3-2の電流値を適切に設定することにより高くすることができる。例文帳に追加

An operation is performed so as to make the base voltage of the transistors Q1 and Q2 be equal to the reference voltage V_ref, and the input impedance of the base of the transistors Q1 and Q2 is increased by appropriately setting the emitter ground current amplification factor of the transistor Q2 and the current value of the constant current source 3-2. - 特許庁

そして、第１Ｎ型導電領域２をコレクタとし、第３Ｐ型導電領域１２、第４Ｐ型導電領域１３及び基板導電領域１をベースとし、第２Ｎ型導電領域３をエミッタとする第１のトランジスタのベース接地電流増幅率α_1を増大させる構成とした。例文帳に追加

In addition, it is constituted so that a common base current amplification factor α_1 of a first transistor, where a first N type conductive region 2 is a collector, and the third P type conductive region 12 and the fourth P type conductive region 13 and a substrate conductive region 1 are a base, and a second N type conductive region 3 is an emitter. - 特許庁

出力用主ＭＯＳ ＦＥＴを駆動して負荷Ｌｄに電力を供給するエミッタ接地増幅回路において、従来の分圧抵抗Ｒ_Ｃ２に代え、トランジスタＱ_ｎ１を使用し、これに抵抗Ｒ_Ｂ１，Ｒ_Ｂ２からなる分圧抵抗回路を付加する構成とする。例文帳に追加

In the emitter grounded amplifier circuit in which an output main MOSFET is driven to supply power to a load Ld, a transistor Q_n1 is used in place of a conventional potential dividing resistor R_C2, and a potential dividing resistor circuit composed of resistors R_B1, R_B2 is added thereto. - 特許庁

たとえば、基準電圧回路１１ａにおける定電流回路１２ａの出力端と、ベースとコレクタとが接地されているバイポーラトランジスタ１３ａのエミッタとの接続点（Ｖａ）を、オペアンプ２１の非反転入力端子に接続する。例文帳に追加

For example, a junction (Va) of the output terminal of a constant current circuit 12a in a reference voltage circuit 11a and the emitter of a bipolar transistor 13a grounding the base and the collector is connected to the non-inverted input terminal of an operational amplifier 21. - 特許庁

トランジスタ２Ｒ，２Ｇ，２Ｂのベース１１はＣＣＤ１Ｒ，１Ｇ，１Ｂの出力端子に接続され、それらのエミッタ１２はマルチプレクサ３の入力端子３Ｒ，３Ｇ，３Ｂに接続され、それらのコレクタ１３は抵抗１４を介して接地されている。例文帳に追加

Bases of transistors 2R, 2G, 2B are connected to output terminals of CCDs 1R, 1G, 1B, emitters of the transistors are connected to input terminals 3R, 3G, 3B and collectors 13 of the transistors are connected to ground via a resistor 14. - 特許庁

一方、このトランジスタ１０７のエミッタと接地間には比較的温度変動の大きい第２の温度特性を備えた抵抗１０９を接続し、このトランジスタのコレクタと電源端子間には、負荷抵抗として、第１の温度特性を備えた抵抗１０８を接続する。例文帳に追加

Conversely, a resistor 109 having a second temperature characteristics having relatively large temperature variation is connected between the emitter of the transistor 107 and the ground, and a resistor 108 having a first temperature characteristic is connected between the collector of the transistor and a power supply terminal as a load resistor. - 特許庁

入力側の整合回路１の出力端子にベースが接続され、エミッタが接地されたＨＢＴ２のコレクタに伝送線路３の一端を接続し、伝送線路３の他端に２倍波通過阻止用先端開放スタブ４の一端を接続する。例文帳に追加

One terminal of a transmission line 3 is connected to a collector of an HBT 2 whose base is connected to an output terminal of an input side matching circuit 1 and whose emitter is connected to ground, and one terminal of a tip open stub 4 for blocking passing of a second harmonic is connected to the other terminal of the transmission line 3. - 特許庁

増幅器において、バイポーラトランジスタＱ１のエミッタと、ＮＭＯＳトランジスタＱ２のゲートおよびドレインと、ＮＭＯＳトランジスタＱ３のゲートとが接続され、Ｑ２のソースとＱ３のソースとが接地端子３に接続され、Ｑ２とＱ３とでカレントミラー回路が構成される。例文帳に追加

In this amplifier, an emitter of a bipolar transistor Q1, a gate and drain of an NMOS transistor Q2, and a gate of an NMOS transistor Q3 are connected, and a source of Q2 and a source of Q3 are connected to a grounding terminal 3, and a current mirror circuit is formed of Q2 and Q3. - 特許庁

そして、第１Ｎ型導電領域２をコレクタとし、第２Ｐ型導電領域２５及び基板導電領域１をベースとし、第２Ｎ型導電領域１１，１２，１３，１４，１５，１６をエミッタとするトランジスタのベース接地電流増幅率α_1を増大させる構成とした。例文帳に追加

Thereafter, the amplification factor α_1 of the base grounding current of a transistor using the first N-type conductive region 2 as its collector, the second P-type conductive region 25 and the conductive region 1 of the substrate 100 as its base, and the second N-type conductive regions 11, 12, 13, 14, 15, and 16 as its emitter is increased. - 特許庁

入力側の整合回路１の出力端子にベースが接続され、エミッタが接地されたＨＢＴ２のコレクタに伝送線路３の一端を接続し、伝送線路３の他端に２倍波通過阻止用先端開放スタブ４の一端を接続する。例文帳に追加

One terminal of a transmission line 3 connects to a collector of an HBT 2 whose base connects to an output terminal of an input side matching circuit 1 and whose emitter connects to ground, and one terminal of a tip open stub 4 for blocking passing of a second harmonic connects to the other terminal of the transmission line 3. - 特許庁

電源ラインＬ−Ｖ_DDと接地ラインＬ−ＧＮＤとの間に、Ｐ−ｗｅｌｌ領域２をベース、Ｎ^+領域９をエミッタ、Ｎ−ｓｕｂ（基板）１を電源ラインＬ−Ｖ_DDに接続するためのＮ^+領域１０を併用してコレクタとしたＮＰＮバイポーラトランジスタＱを形成する。例文帳に追加

An NPN bipolar transistor Q having a P-well region 2 as a base, an N+ region 9 as an emitter, and an N+ region 10 for connecting an N-substrate 1 to a power line L-VDD as a collector between the power line L-VDD and a ground line L-GND, is formed. - 特許庁

コンパレータ３０の非反転入力端子は遅延回路１１を介して出力部１０ａに、反転入力端子は出力部２０ａに、出力端子はトランジスタ４０のベースに接続され、トランジスタ４０のコレクタはＦＥＴ３のゲートに接続され、エミッタは接地されている。例文帳に追加

A non-reversal input terminal of the comparator 30 is connected to the output part 10a by way of a delay circuit 11, the reversal input terminal, to the output part 20a, the output terminal, to the base of a transistor 40 and the collector of the transistor 40, to the gate of FET 3 and an emitter is grounded. - 特許庁

入力側の整合回路１の出力端子にベースが接続され、エミッタが接地されたＨＢＴ２のコレクタに第１の伝送線路３の一端を接続し、第１の伝送線路３の他端に２倍波通過阻止用先端開放スタブ４の一端を接続する。例文帳に追加

One terminal of a 1st transmission line 3 connects to a collector of an HBT 2 whose base connects to an output terminal of an input side matching circuit 1 and whose emitter connects to ground, and one terminal of a tip open stub 4 for blocking passing of a second harmonic connects to the other terminal of the 1st transmission line 3. - 特許庁

カレントミラー回路を構成する第１、第２のＰＮＰトランジスタは、ベース共通、エミッタ共通に接続され、ベース電流は抵抗を介して接地に流れ、第２のＰＮＰトランジスタ（Ｔr４）からは定電流がベース電流制御用ＮＰＮトランジスタ（Ｔr２）のコレクタに供給される。例文帳に追加

First and second PNP transistors forming the current mirror circuit are connected in common at their bases and emitters, where a base current flows to the ground via a resistor, and a constant current is supplied from the second PNP transistor (Tr4) to the collector of the base current controlling NPN transistor (Tr2). - 特許庁

昇圧トランスＴ_１の二次巻線の一端を放電電極（エミッタ）１１に接続し、二次巻線の他端を、この二次巻線に正方向電流を流すための第１のトランジスタＱ_１と負方向電流を流すための第２のトランジスタＱ_２との並列回路を介して接地する。例文帳に追加

An end of a secondary winding of a step up transformer T_1 is connected to a discharge electrode (emitter) 11, and the other end of the secondary winding is grounded through a parallel circuit of a first transistor Q_1 for passing a positive-direction current through the secondary winding and a second transistor Q_2 for passing a negative-direction current through the secondary winding. - 特許庁

コルピッツ型高周波発振器では、発振回路部はＣ17を介して高周波的にベース接地された発振用トランジスタＱ12によりコルピッツ発振回路を構成し、増幅回路部はＣ13を介して高周波的にエミッタ接地された増幅用トランジスタＱ11により発振回路部の発振出力を増幅する。例文帳に追加

In this Colpitts type high frequency oscillator, an oscillation circuit part constructs a Colpitts oscillation circuit by a transistor Q12 for oscillation that is grounded through C17 in a high frequency manner, and an amplifier circuit part amplifies the oscillation output of the oscillation circuit part by a transistor Q11 for amplification grounded in a high frequency manner through C13. - 特許庁

論理レベル変換回路は、ＥＣＬレベル信号をカレントスイッチ回路１、エミッタフォロワ回路２、及びゲート接地ＰＭＯＳ増幅回路３を通すことによって、ＣＭＯＳ論理回路に適合する論理レベルの信号に変換するものであり、ゲート接地ＰＭＯＳ増幅回路３内のＰＭＯＳトランジスタＭＰ１のソース−ドレイン間にキャパシタＣ１を接続することにより、高速なレベル変換を行う。例文帳に追加

The conversion circuit converts the ECL level signal into a signal of the logic level adapting to the CMOS logic circuit with passing the ECL level signal through a current switch circuit 1, an emitter follower circuit 2 and a gate grounding PMOS amplifying circuit 3 to perform a level conversion at high speed by connecting a capacitor C1 between a source and a drain of a PMOS transistor MP1 in the circuit 3. - 特許庁

その際用いるＡＳＫ変調器１２Ａは、自己バイアスソース接地又はエミッタ接地増幅器と同様の回路構成とし、トランジスタのゲート又はベースには局部発振器４４Ａからの搬送波を、ドレイン又はコレクタには低域通過フィルタ１０により帯域制限された変調信号を、それぞれ印加する。例文帳に追加

An ASK modulator 12A used in this case adopts a similar circuit configuration to a self-bias common source or common emitter amplifier, a carrier from a local oscillator 44A is fed to a gate or a base of a transistor(TR) and a modulation signal whose frequency band is limited by a low pass filter 10 is respectively applied to a drain or a collector of the TR. - 特許庁

本発明の同調増幅回路１は、直列接続されたインダクタ３１およびコンデンサ３２からなる直列共振器３と、直列共振器３の直近の前段に配置されているエミッタフォロア回路２と、直列共振器３の直近の後段に配置されているベース接地増幅回路４とを備えている。例文帳に追加

A tuning amplification circuit 1 includes: a series resonator 3 consisting of an inductor 31 and a capacitor 32 connected in series; an emitter follower circuit 2 disposed on a closest pre-stage of the series resonator 3; and a base ground amplification circuit 4 disposed on a closest post-stage of the series resonator 3. - 特許庁

コレクタが高周波的に接地された発振トランジスタ１２と、この発振トランジスタ１２のベースとグランドとの間に接続されたタンク回路２２と、前記発振トランジスタ１２のベースに接続されたバッファトランジスタ１３と、このバッファトランジスタ１３のエミッタに接続された出力端子２１とを備えたものである。例文帳に追加

This voltage-controlled oscillator is equipped with an oscillation transistor 12 which has its collector grounded in terms of high frequencies, a tank circuit 22 which is connected between the base of the oscillation transistor 12 and the ground, a buffer transistor 13 which is connected to the base of the oscillation transistor 12, and an output terminal 21 connected to the emitter of the buffer transistor 13. - 特許庁

このスプリッタ回路１０は、それぞれのコレクタが直流電源１４に接続され、それぞれのベースに共通のＲＦ信号が供給される複数のトランジスタ１１〜１３と、一端がそれぞれ接地され他端が各々対応する前記各トランジスタ１１〜１３のエミッタに接続された複数の第一の抵抗１６〜１８とを備える。例文帳に追加

The splitter circuit 10 includes a plurality of transistors 11 to 13 to connect each collector to a direct-current power source 14 and to supply a common RF signal to each base and a plurality of first resistances 16 to 18 to ground one ends each and to connect each of other ends to emitters of each of the transistors 11 to 13 corresponding to each of other ends. - 特許庁

また、基準電圧回路１１ｂにおける定電流回路１２ｂの出力端と、コレクタが接地されているバイポーラトランジスタ１３ｂのエミッタとの接続点（Ｖｂ）を、オペアンプ３１の非反転入力端子に接続するとともに、このトランジスタ１３ｂのベースを上記接続点（Ｖａ）に接続する構成とされている。例文帳に追加

Besides, a junction (Vb) of the output terminal of a constant current circuit 12b in a reference voltage circuit 11b and the emitter of a bipolar transistor 13b grounding the collector is connected to the non-inverted input terminal of an operational amplifier 31 and the base of this transistor 13b is connected to the junction (Va). - 特許庁

第２の差動トランジスタ回路１３のトランジスタＱ５，Ｑ６は、それぞれベース接地トランジスタ回路１２のトランジスタＱ３，Ｑ４のエミッタ電極電圧ｖｂ２，ｖｂ１に基づいて、第１の差動トランジスタ回路１１のトランジスタＱ２，Ｑ１の非線形成分を打消すための電流ｉ２を生成する。例文帳に追加

Transistors Q5, Q6 of the second differential transistor circuit 13 generate currents i2 for canceling non- linear components of transistors Q2, Q1 of the first differential transistor circuit 11, respectively, on the basis of emitter electrode voltages vb2, vb1 of transistors Q3, Q4 of the grounded base transistor circuit 12. - 特許庁

一対のトランジスタからなる差動増幅回路（１０２）と、エミッタ接地型トランジスタを含む信号増幅回路（１０１）を有する増幅回路であって、前記差動増幅回路と前記信号増幅回路は並列接続され、かつ、共通の信号入力端子及び信号出力端子を備えることを特徴とする増幅回路。例文帳に追加

The amplification circuit having a differential amplification circuit (102) comprising a pair of transistors, and a signal amplification circuit (101) including an emitter grounding type transistor, wherein the differential amplification circuit and the signal amplification circuit are connected in parallel, and a common signal input terminal and signal output terminal are provided. - 特許庁

抵抗器Ｒ１の一端をグリッド用電源端子ＰＧに接続し、他端をトランジスタＴｒ１のコレクタに接続し、抵抗器Ｒ１の一端とＦＥＤランプ１のグリッド電極１−２との間に抵抗器Ｒ２を接続し、抵抗器Ｒ１の他端にＦＥＤランプ１のカソード電極１−１を接続し、トランジスタＴｒ１のエミッタを接地する。例文帳に追加

A resistor R2 is connected between one end of the resistor R1 and the grid electrode 1-2 of an FED lamp 1, and the cathode electrode 1-1 of the FED lamp 1 is connected to the other end of the resistor R1, and the emitter of the transistor Tr1 is grounded. - 特許庁

ベースに基準電圧が導かれ、エミッタから安定化された直流出力を送出する出力用トランジスタＱ３と、前記直流出力の送出停止を指示する停止信号２１を送出する制御部７とが設けられた構成に適用しており、停止信号２１が送出されたときには、出力用トランジスタＱ３のベースを接地するスイッチ回路４を備えている。例文帳に追加

This device comprises a transistor Q3 for output, which sends a stabilized DC output from an emitter with reference voltage led to a base, and a control part 7 which sends a stopping signal 21 indicating the stopping of DC output sending, and also includes a switching circuit 4 which grounds the base of the transistor Q3 for output, if the stopping signal 21 is sent. - 特許庁

制御信号を増幅する増幅器の出力電圧をコレクタ接地された出力トランジスタのベースに入力し、そのトランジスタのエミッタから出力電圧を低インピーダンス変換して出力すると共に、ベース・コレクタ間にコンデンサを並列接続して容量ミラー回路を形成するトランジスタを用いた位相補正回路を出力トランジスタのベースに介挿する。例文帳に追加

The output voltage of an amplifier for amplifying a control signal is inputted to the base of an output transistor having a grounded collector, an output voltage from the emitter of the transistor is outputted after low impedance conversion, and a phase correction circuit using the transistor for forming a capacitive mirror circuit by parallel connecting a capacitor between the base and the collector is inserted to the base of the output transistor. - 特許庁

カレントミラー対を構成するトランジスタのベースを第２の外部接続端子７および第３の外部接続端子８よりインダクタ９を介して互いに接続し、エミッタを第１の外部接続端子により接地し、第１のトランジスタ２のベースと第１の外部接続端子６をコンデンサ５を介して接続する。例文帳に追加

The bases of a transistor constituting a pair of current mirrors are connected to each other through an inductor 9 from the second external connecting terminal 7 and the third external connecting terminal 8, an emitter is grounded by the first external connecting terminal, and the base of the first transistor 2 is connected to the first external connection terminal 6 through a capacitor 5. - 特許庁